modelsim

0热度

1回答

ModelSim Simulator中没有实体输出 - VHDL

我已经用VHDL编写了一个简单的实体来闪烁LED，并试图在ModelSim中模拟它，但是在输出上没有转换。 下面是LED_Blink实体我的HDL文件： Library IEEE; use IEEE.Std_logic_1164.all; entity LED_Blink is generic ( g_SYSTEM_CLOCK_PERIOD : in time := 10 ns;

vhdl modelsim 2017-03-17

---

1热度

1回答

如何在VHDL中将不同的体系结构（在测试平台中）绑定到不同的体系结构？

我创建了一个名为mux21_generic.vhdl的多路复用器。它是一个Nx1多路复用器。我定义了两个架构，一个是行为架构，另一个是结构架构。 结构建筑使用下列方式小2×1多路复用器： architecture structural of MUX21_GENERIC is component MUX21 is Port ( A: In std_logic; B:

vhdl modelsim 2017-04-01

---

0热度

2回答

为什么**警告：NUMERIC_STD.TO_INTEGER：检测到元值，返回0？

为什么Modelsim会抱怨组件实例化i1？ 时间：0 ps的迭代：1实例：/ vhdl2_uppgift_1_extra_vhd_tst/I1 **警告：NUMERIC_STD.TO_INTEGER：metavalue检测，返回0 LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.numeric_std.all;

vhdl modelsim 2017-02-11

---

0热度

2回答

在TCL脚本中，我如何回显变量的内容？

我正在为modelsim编写一个TCL脚本，我想将一个信号的输出值与一个常数进行比较，以确定电路工作正常。我知道如何控制输入信号，但不知道如何回显输出。 理想情况下，我可以将所有东西都管到csv文件，但足以让脚本返回通过/失败。 我仍然需要阅读的输出值（在我的情况下，它的SIM：/联盟/ OUTF）以类似的方式类似[$呼应OUTF]在bash的 PS。我意识到标题可能会引起误解，因为我可以打印在脚

tcl vhdl modelsim quartus 2017-04-07

---

-1热度

1回答

如何在模型中以波形显示文本im

我有一个信号reg [1：0] BRESP对应于4个字符串值：okay，exokay，slverr，decerr。 如何在波形信号BRESP中显示这些值？

verilog modelsim waveform 2017-01-01

---

0热度

1回答

如何读取VHDL中的位文件？

我是VHDL的新手。我正在做一个使用VHDL的MP3解码器，并且碰巧遇到了来自网站的这种霍夫曼编码。但是，我很难确定哪一行实际上表示输入位文件。下面是源代码： use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; use work.all_types.all;

vhdl huffman-code modelsim decoder 2016-11-15

---

0热度

1回答

UVM中的参数化类声明错误

我试图使用从uvm_object扩展的参数化类。 class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass 当我使用这个工具函数在IUS上运行

system-verilog modelsim uvm questasim synopsys-vcs 2017-04-15

---

-2热度

1回答

错误：上的ModelSim

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity TopLevel is Port (reset : in std_logic; clock : in std_logic; coin : in std_logi

vhdl modelsim 2017-04-15

---

0热度

2回答

无法在verilog中输出文件中输出所有32行输出

我正在尝试编写一个测试台，它将从文件读取和评估的所有值输出到文本文件中。但我只能在输出文件中获得1行而不是32行。有人可以点亮一些光线吗？ `timescale 100ns/1ps module multtest; reg clk,reset; reg signed [7:0] a, b; reg signed [15:0] result,res; integer fread, fw;

verilog fwrite modelsim 2017-04-17

---

0热度

1回答

展位乘法器在64位寄存器的高32位中放置1

我使用展台乘法器算法分别乘以包含在寄存器A和B中的以下数字：308和165.结果存储在zlo和zhi中，其中zlo是低32位，zhi是高32位。以下是VHDL代码： variable M : std_logic_vector(64 downto 0); variable S : std_logic_vector(64 downto 0); variable P : std_logic_vect

vhdl modelsim 2017-03-06

---