verilog

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    错误：（vsim -3389），

    我不明白为什么我在使用model-sim时出现此错误，我尝试了很多修复程序，但似乎无法解决此问题。 这是我的ModelSim成绩单说什么： ** Error: (vsim-3389) C:/Users/VRN/Desktop/sha256/t_processing.v(31): Port 'a_in' not found in the connected module (5th connectio
    verilog modelsim test-bench 2017-11-18

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    Verilog和从采访中绘制FSM

    我很快就要接受英特尔访问，并尝试练习一些关于Verilog和FSM的问题。我找到了下一个Verilog代码并试图将其转换为FSM（忘记了如何处理FSM）。 包含该问题的英特尔网站是here。 这就是我所做的：从0到1的箭头，从1到2的箭头（在箭头上输入0）或箭头从1到0（输入1在箭头上），箭头从2到3以及箭头从3到0. 但是我在哪里写输出？
    verilog 2017-12-02

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    顺序模块中的位移失败，组合不成功。为什么？

    我正在调试一段Verilog代码，特别是从FX2LP（Cypress CY7C68016A）USB控制器发送和接收字节。没有进入许多细节，数据在每个周期中按字节发送和传输。对于我的测试，我使用了一个16字节的缓冲区，我首先填充然后传回（回波测试）。 我的代码的显著部分看起来像： reg [127:0] dataBuf; // 16 byte buffer for USB data reg [7
    verilog race-condition hardware-interface iverilog 2017-12-03

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    verilog：实例化是不允许在连续区域，除了检查实例

    我想做一个4位输入模3模块。我不断收到错误“实例化不允许在连续区域，除了检查器实例”。我不确定我做错了什么。 module divisible_3( input [3:0] a, output div3); wire xnor30; wire xnor21; wire and32; wire xnor10; wire xnor_and; wire andxnor_a
    verilog 2017-10-20

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    Verilog 2001语法中全局声明是非法的任务

    我有一个verilog文件，我想要的是一个数学任务，然后我在另一个文件中执行include "maths.v"，然后在mathsfunction;中写入mathsfunction;在其他文件initial begin - end块，应该在这一点上运行的任务，如果我理解正确的话，代码如下： Maths.v task mathsfunction; reg [0:31] x; reg [0:31]
    verilog 2017-10-21

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    非常简单的FSM的怪异行为

    我想学习使用EDA游乐场的Verilog。我试图通过结合下一个状态和输出逻辑来重写Moore Machine：http://www.edaplayground.com/x/B。 这里是我做了什么： /* * Finite state machine.Moore Machine * If input 'a' is asserted, the state machine * moves IDLE
    verilog fsm 2017-10-21

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    在Verilog中实现最大为N的整数求和

    我试图设计将产生以下序列的硬件，F =前N个整数的和，即1 + 2 ... + N。 （例如，如果N = 3，则F = 1 + 2 + 3 = 6）。我正在实现一个模块，只要输入N改变，它就会在最后N个时钟周期后产生F. N将是任何4位数字（意味着F必须是7位长）。当新的F被计算时，N不会改变。这里是我的尝试： module Fib (clock, reset, N, Fib); input
    verilog 2017-10-22

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    在Verilog中总是在块中触发块的评估顺序？

    我知道，对于2个总是具有相同触发器的块，它们的评估顺序是完全不可预知的。 然而，假设我有： always @(a) begin : blockX c = 0; d = a + 2; if(c != 1) e = 2; end always @(a) begin : blockY e = 3; end always @(d) begin : blockZ c = 1; e =
    verilog 2017-10-29

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    假设（）不适用于初始语句

    对于https://i.imgur.com/NCUjYmr.png，为什么信号“复位”最初假定为“1”？任何人都有任何想法，为什么假设不起作用？
    verilog yosys 2017-12-18

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    如何在Chisel3中添加verilog综合指令？

    例如，我需要确保寄存器阵列与块RAM合成，然后用Verilog： reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; 我如何代码凿的相似？ 非常感谢。
    verilog chisel 2017-12-27
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