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    VHDL代码错误：“错误（10818）：无法推断<name>在<location>的寄存器，因为它不保留其时间边缘以外的值”

    我知道这个错误已经遇到好几次了，但作为一个初学者我仍然无法看到如何在我自己的代码中解决这个错误。错误和代码都打印在下面，感谢任何人的输入。 Error (10818): Can't infer register for count[0] at 5bit_PHreg_vhdl.vhd(21) because it does not hold its value outside the clock e
    vhdl digital quartus 2017-05-05

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    VHDL无法在用户定义的函数中匹配to_unsigned的调用上下文

    我正在使用Quartus Prime Pro。 我负责的一个功能，例如： library ieee ; use ieee.std_logic_1164.all; use ieee.numeric_std.all; function round_resize (a : unsigned; b : integer) return unsigned is variable c : si
    vhdl unsigned quartus 2017-07-06

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    设计编译期间未满足时序要求

    我已经创建了一个设计并希望编译设计以便为CPLD创建二进制文件。但是，当我尝试编译设计时，它会输出一条警告，说明未满足时序要求。现在看来似乎抱怨以下VHDL部件，其中所述外部时钟被划分成在该设计中使用由其它VHDL组分的较低的时钟频率： entity clk_divider is generic (COUNTER_MAX : integer := 256000); port(
    fpga clock timing altera quartus 2017-10-15

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    使用对象但未声明

    我知道这是一个相当常见的问题。无论如何，通过论坛，我无法找到一个令人满意的答案，为什么我得到以下CT错误，对于给定的VHDL代码。你能帮我吗？ VHDL代码 library IEEE; use IEEE.std_logic_1164.all; entity design is port(clk:IN std_logic; reset:IN std_logic; A:IN std_logi
    variables vhdl quartus hardware-programming 2017-10-17

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    生成bin文件为Altera FPGA

    我需要使用的Quartus 16.1 我可以生成SOF文件，RBF或JIC文件来生成一个Altera FPGA的bin文件，但我不能找到任何地方生成的bin文件。 我需要它，因为我们用来升级FPGA的定制软件使用这种格式，并且没有手册或指导来生成它。 谢谢！
    vhdl fpga altera quartus 2017-05-25

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    在TCL脚本中，我如何回显变量的内容？

    我正在为modelsim编写一个TCL脚本，我想将一个信号的输出值与一个常数进行比较，以确定电路工作正常。我知道如何控制输入信号，但不知道如何回显输出。 理想情况下，我可以将所有东西都管到csv文件，但足以让脚本返回通过/失败。 我仍然需要阅读的输出值（在我的情况下，它的SIM：/联盟/ OUTF）以类似的方式类似[$呼应OUTF]在bash的 PS。我意识到标题可能会引起误解，因为我可以打印在脚
    tcl vhdl modelsim quartus 2017-04-07

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    哪里可以在Quartus Prime Lite中安装用于功能仿真的编译器件库？

    我试图在Quartus中使用矢量波形文件在我的VHDL设计中使用仿真波形工具进行功能仿真。然而，当我来运行模拟我得到以下错误： # ** Error: ORB-SLAM.vho(31): Library maxv not found. # -- Loading package TEXTIO # -- Loading package std_logic_1164 # -- Loading pa
    vhdl quartus 2017-04-09

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    如何等待始终阻止的边？

    我想写的东西是这样的： [email protected](posedge bus_start) begin @(posedge scl) buffer[7] = sda; @(posedge scl) buffer[6] = sda; @(posedge scl) buffer[5] = sda; @(posedge scl) buffer[4] = s
    verilog fpga quartus 2017-06-06

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    使用fsm避免使用frequecny分频器的锁存器 - Verilog

    我是verilog和HDL的新手。 我想实现一个N分频器， 它计数时钟滴答（pos和neg），并从输入clk的第一个上升沿开始计数机制。 另外，clk分频器必须支持同步rst_n。 我采用Altera的Quartus和下面的代码 module clk_divider_fsm ( \t in_clk, \t rst_n, \t out_clk ); input
    verilog system-verilog hdl quartus 2017-06-07

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    系统Verilog Testbench波形没有数据

    我想开发一个代码，它像一个逻辑计算器一样工作;我已经成功地编译了代码和测试平台，没有任何错误。下面是代码： module AriLogCal( input logic [3:0] OpA, OpB, //Operands A and B. The two numbers we will operate on. input logic [2:0] DoOpt, /
    simulation system-verilog quartus rtl 2017-09-25
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