modelsim

    -2热度

    2回答

    Systemverilog生成邮箱

    如何生成许多邮箱，例如生成endgenerate 以及如何将数据放入其中。 我试着做 generate for (genvar i=0; i<10; i++) begin mailbox test = new(); end endgenerate 并创建10个邮箱 后来我不知道如何把数据给他们一个 我会想象像 test[4].put(input); 但不工作 任何想法??
    fpga system-verilog modelsim 2017-07-17

    1热度

    2回答

    ModelSim on Ubuntu

    我刚刚在Ubuntu 16.04.1上安装了最新版本的ModelSim。但我无法使用此命令./vsim启动软件。它总是说 庆典：./vsim：没有这样的文件或目录 有人能帮忙吗？谢谢。
    ubuntu ubuntu-16.04 modelsim 2017-07-17

    0热度

    1回答

    verilog在modelsim中的模拟结果

    对于我的任务，我需要在modelsim中的日志文件中获取verilog仿真的结果。我截取了波形窗口的截图。除此之外，我还将打印出来的成绩单窗口。 有什么办法来存储谈话到日志文件？ 请解释的命令来存储我的Verilog仿真的结果。
    verilog modelsim 2017-07-19

    0热度

    1回答

    在VHDL/ModelSim的

    我试图使用VHDL配置规范使用配置规格预先设定 这应该是可能的，如图IEEE1076-2008，节7.3.2.1，这给出了以下示例： entity AND_GATE is generic (I1toO, I2toO: DELAY_LENGTH := 4 ns); port (I1, I2: in BIT; O: out BIT); end entity AND_GATE;
    vhdl modelsim 2017-10-28

    0热度

    2回答

    Verilog model sim

    我想在一个模块中分割一个verilog程序，该模块将从顶部调用。 这是一个显示输出和每一位的计数器。 module file1(output reg b3, output reg b2, output reg b1, output reg b0, output reg[3:0]y); reg clock; initial begin clock=0; b0
    verilog modelsim 2017-04-23

    -2热度

    1回答

    verilog flop RTL simulation

    假设我们有一个D触发器。 在RTL仿真（这里没有t_hold和t_setup），如果它的数据输入和clk同时发生变化，输出应该是什么？ clk上升之前的值或之后的值？ 为了让它更难， 如果data_in和时钟连接到相同的线。应该是翻牌的输出是什么？所有时间都为零？还是一次？ 我试过ModelSim中的最后一种情况，我得到输出为1，而我预期它为0. 我期望RTL仿真中的触发器应该模拟时钟沿之前的值。
    verilog simulation modelsim rtl event-simulation 2017-04-26

    -1热度

    1回答

    错误：（vsim -3389），

    我不明白为什么我在使用model-sim时出现此错误，我尝试了很多修复程序，但似乎无法解决此问题。 这是我的ModelSim成绩单说什么： ** Error: (vsim-3389) C:/Users/VRN/Desktop/sha256/t_processing.v(31): Port 'a_in' not found in the connected module (5th connectio
    verilog modelsim test-bench 2017-11-18

    0热度

    1回答

    Verliog Modelsim错误2388.已经在此范围内声明

    这是我的Verilog代码如下。当我尝试编译它时，我在Modelsim中遇到了2个错误。 **错误（可抑制）：/home/ece4514/mul1.v(6）：（vlog-2388）'p'已在此范围内声明（mul1）。 **错误（可抑制）：/home/ece4514/mul1.v(8）：（vlog-2388）'c'已在此范围内声明（mul1）。 module mul1(output [103:0]
    verilog declaration modelsim 2017-05-03

    -1热度

    1回答

    Model Sim verilog error端口'out2'的非法输出或输入端口连接

    这是我64位乘法器的完整代码。它在第17行的第17行给出了我有底气的错误（3星）。错误是vsim-3053非法输出或输出端口'out2'的端口连接错误。 module full_multiplier(input [63:0] a, b, input [1:0] select, input clk, output reg [63:0] out); wire [10:0] exp;
    input connection output verilog modelsim 2017-05-06

    0热度

    1回答

    Pulpino ModelSim问题vsim_auto_compile.so 32位Ubuntu

    嗨我在Ubuntu 16.04上安装了Modelsim 32bit版本。 我也安装了相关的32位库，它工作正常。 （其他项目的模拟工作正常） 但是，当我尝试在pulpino上运行helloworld时遇到此问题。 make helloworld // 100% fine make vcompile // 100% fine make helloworld.vsim // this gives
    ubuntu ubuntu-16.04 32-bit modelsim riscv 2017-08-28
最新问题