verilog在modelsim中的模拟结果

对于我的任务，我需要在modelsim中的日志文件中获取verilog仿真的结果。我截取了波形窗口的截图。除此之外，我还将打印出来的成绩单窗口。verilog在modelsim中的模拟结果

有什么办法来存储谈话到日志文件？

请解释的命令来存储我的Verilog仿真的结果。

2017-07-19 Poornima Bhat

副本你问如何使用系统任务'$ display'，' $ monitor'，'$ fopen'，'$ fdisplay'，'$ fclose'等等。 – Greg

是的，当我使用$ display这样的任务输出写入到脚本窗口。我采取了抄录窗口的截图。除此之外，当我在互联网上搜索时，我看到类似-logfile的命令 | -l （可选）生成编译的日志文件。 -logfile - 将转录数据保存到。但该命令不适用于我。我创建了一个文件并指定了路径，但输出没有写入它。请说明如何记录我的模拟结果 –

一个.VCD文件是包含所有可用于调试仿真有用的仿真波形信息的IEEE 1364-1995标准文件。它包含了设计中的所有信号，因此如果需要在波形窗口中添加信号，则不需要重新运行模拟。在谈话窗口

2）指定VCD文件名

语法成功

1）编译和负载设计：VCD文件.VCD

要创建一个文件.VCD

3）启用VCD下一个所需的实例来转储信号

语法：VCD加/ *

注意：该命令不转储子实例的信号

    Enable VCD for encrypted instances will generate warnings

4）运行仿真生成VCD数据库

5）退出仿真

语法：quit sim

为了能够在波形的ModelSim窗口中.VCD文件中显示的信号：

1) Convert VCD to WLF format in ModelSim

语法：vcd2wlf

注：如果转换失败，大部分时间是由不存在的实例路径引起的。确保在步骤3中指定所需的实例路径是正确的

2）退出当前的ModelSim会话（需要的ModelSim用于生成正确VCD文件）

3）的ModelSim会话并打开创建的WLF文件步骤1

文件菜单 - >打开 - > file2。WLF

4）在对象窗口进行调试选择信号，并将其添加到波形窗口

答案是 https://www.altera.com/support/support-resources/knowledge-base/solutions/rd07062010_692.html

来源

2017-07-21 15:07:03

verilog在modelsim中的模拟结果

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