verilog模拟错误

我的代码为设计模块和测试台编译，但是当我模拟我没有得到正确的输出。任何人都可以告诉我我的代码中哪里出错了吗？verilog模拟错误

下面是测试平台的代码：

module testbench; 
reg [511:0]FROM_LS; 
reg CLK; 
reg [63:0]TO_IF_ID; 

initial 
begin 
    CLK= 0; 
    TO_IF_ID[63:0]=63'b0; 
    FROM_LS[511:480]= 32'b00011_00000_00100_01100_11100_10111_01; 
    FROM_LS[479:448]=32'b00_11000_00100_01111_11111_00011_10000; 
end 
always 
begin 
    #10 CLK= ~ CLK; 
    //FROM_LS[511:448]= ~ FROM_LS[511:448]; 
    $display("FROM_LS= %b", FROM_LS); 
    $display("TO_IF_ID= %b", TO_IF_ID); 
end 
endmodule

，这里是为设计的代码块：我期待的是TO_IF_ID的值应该是0001100000001000110011100101110100110000010001111111110001110000但我

module inst_line_buffer(input wire [511:0]from_LS, 
        input wire clk, 
        output reg [63:0]to_if_id); 
parameter mem_size=16; 
integer k;  
reg [31:0] ilb[0:mem_size-1]; 

initial 
begin 
    for (k = 0; k < mem_size ; k = k + 1) 
    begin 
    ilb[k] = 32'b00; 
    //$display ("ilb= %b",ilb[k]); 
    end 
end 
always @(posedge clk) 
    begin 
    ilb[0]= from_LS[511:480]; 
    ilb[1]= from_LS[479:448]; 
    ilb[2]= from_LS[447:416]; 
    ilb[3]= from_LS[415:384]; 
    ilb[4]= from_LS[383:352]; 
    ilb[5]= from_LS[351:320]; 
    ilb[6]= from_LS[319:288]; 
    ilb[7]= from_LS[287:256]; 
    ilb[8]= from_LS[255:224]; 
    ilb[9]= from_LS[223:192]; 
    ilb[10]= from_LS[191:160]; 
    ilb[11]= from_LS[159:128]; 
    ilb[12]= from_LS[127:96]; 
    ilb[13]= from_LS[95:64]; 
    ilb[14]= from_LS[63:32]; 
    ilb[15]= from_LS[31:00]; 
    to_if_id [63:32]= ilb[0]; 
    to_if_id [31:0]= ilb[1]; 
    $display("ilb= %b", ilb[1]); 
    end 
endmodule

;得到全零。谁能帮我吗？

来源

2011-04-19 kinirashmi

在您提供的代码中，inst_line_buffer没有实例化。 – Andy 2011-04-19 18:40:56

@andy：我在上面的代码中实例化了inst_line_buffer，如下所示： inst_line_buffer ilb（FROM_LS，CLK，TO_IF_ID）; 现在我无法模拟。我得到的错误为： **错误：（vsim-3053）C：/Modeltech_pe_edu_10.0a/examples/tstbnch.v（5）：非法输出或输入端口连接“port”to_if_id'“。＃Region：/ testbench/ilb ＃加载设计时出错 – kinirashmi 2011-04-19 19:50:17

实例化，因为我已在我的答案中完成并注意我对reg/wire的评论。 – toolic 2011-04-19 19:54:10

当您在testbench模块上运行模拟时，TO_IF_ID始终为0，因为您只在initial块中的时间0处为其分配了一次值。如果你想要改变价值，它需要以某种方式驱动。

正如Andy在评论中指出的那样，您可能打算在您的测试平台中实例化inst_line_buffer模块。 Verilog不会为你神奇地做到这一点。但是，您应该将TO_IF_ID声明为wire而不是reg，并将其从initial块中删除。

module testbench; 
reg [511:0]FROM_LS; 
reg CLK; 
wire [63:0]TO_IF_ID; 

inst_line_buffer inst_line_buffer (
    .from_LS (FROM_LS), 
    .clk  (CLK), 
    .to_if_id (TO_IF_ID) 
); 

initial begin 
    CLK= 0; 
    FROM_LS[511:480]= 32'b00011_00000_00100_01100_11100_10111_01; 
    FROM_LS[479:448]=32'b00_11000_00100_01111_11111_00011_10000; 
    #500 $finish; 
end 
always 
begin 
    #10 CLK= ~ CLK; 
    //FROM_LS[511:448]= ~ FROM_LS[511:448]; 
    $display("FROM_LS= %b", FROM_LS); 
    $display("TO_IF_ID= %b", TO_IF_ID); 
end 
endmodule

来源

2011-04-19 19:08:39 toolic

感谢您的帮助。 – kinirashmi 2011-04-19 23:54:21

verilog模拟错误

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