vhdl

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    VHDL：司和十进制表示

    ，我使用将返回16位字，并将其转换为实际值我需要使用一个表达的传感器， 表达是((175.72*16b_word)/65536)-46.85. 我可以除以16位右移？ 我已经搜索了几个小时，现在仍然不知道如何处理十进制表示！有没有人有一个如何解决它的例子？
    vhdl fpga 2017-11-25

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    VHDL，D型异步触发器

    我刚开始学习vhdl代码，并且我编写了一个D型异步触发器的代码。我应该如何修改我的代码，使其具有第二个D型输入，第二个输入是从第一个输出输入的。 library ieee; use ieee.std_logic_1164.all; entity FLIPFLOP is port ( clk : in std_logic ; clr : in std_logic ;
    vhdl 2017-10-08

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    返回无约束数组vhdl

    在vhdl中返回无约束向量的最佳方式是什么？ function func(selector : natural) return std_logic_vector is begin case selector is when 3 => return std_logic_vector("11"); when 4 => return std_logic_vector(
    vhdl vivado ghdl 2017-10-10

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    错误：D：/velilog/bubu.vhd（3）：在“clock_in”附近：（vcom-1576）期待END

    我想在vhdl中使用modelsim制作fsm，但是当我尝试编译我的代码时这个错误 enter code here entity timer_50Mhz is generic(count : integer range 0 to 50000000 := 2); clock_in : in STD_LOGIC; clock_out : out STD_LOGI
    vhdl 2017-10-13

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    结合端口bram接口

    我想写一个IP来存储/读取数据使用BRAM。 我到目前为止使用（C）DMA从内存中读取内存映射数据并获得一个AXIS。 然后，我用VHDL创建了一个新的源文件，以接受AXIS的工作方式，就像魅力一样。 另一方面，我想创建一个BRAM接口，但是vivado并没有为BRAM接口组合端口。 位于“vivado/data/ip/interfaces/bram_v1_0”文件夹中的文件“bram_rtl.x
    vhdl xilinx vivado 2017-10-13

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    VHDL程序 - 触发器多少需要在硬盘简单的问题，

    类我知道这是一般的，但正是因为这样，我问... 如果我用VHDL代码和我使用一个这样开始的过程： Process(clk,x,y,x) begin ... end process 有没有什么办法可以保存x，y，z值？我明白这一点，如果我不保存他们，我不会说如果他们中的一个改变了，这意味着我必须拯救他们。 即时与大学的朋友写作业，我们有不同的意见。非常感谢帮手！
    vhdl flip-flop 2017-10-13

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    VHDL中的简单SR锁存器仿真（带Xilinx）不会振荡

    我已经了解到，当S和R在它们在下面的电路VHDL代码中仅为'1'时均为'0'时，SR锁存器会发生振荡。 这里是SRLATCH library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity SRLATCH_VHDL is port( S : in STD_LOGIC; R : in STD_LOGIC; Q : inou
    vhdl xilinx 2017-10-14

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    使用对象但未声明

    我知道这是一个相当常见的问题。无论如何，通过论坛，我无法找到一个令人满意的答案，为什么我得到以下CT错误，对于给定的VHDL代码。你能帮我吗？ VHDL代码 library IEEE; use IEEE.std_logic_1164.all; entity design is port(clk:IN std_logic; reset:IN std_logic; A:IN std_logi
    variables vhdl quartus hardware-programming 2017-10-17

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    Sed + RegEx从VHDL文件中删除评论

    我试图用sed和正则表达式从VHDL文件中删除所有评论。 VHDL注释以 - 开头，在此之后的其余部分是注释。 我的第一种方法是： SED -i的/--.*// G'file.vhdl 这将删除所有的意见，但该文件还可以包含任务与不用管它：符号 - 。因此，分配sig1 < =“11--000”也会受到影响。另外，分配可以是连接，如sig1 < =“0--”&“ - 1”。覆盖所有这些情况是否有很
    regex sed vhdl 2017-10-18

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    在VHDL/ModelSim的

    我试图使用VHDL配置规范使用配置规格预先设定 这应该是可能的，如图IEEE1076-2008，节7.3.2.1，这给出了以下示例： entity AND_GATE is generic (I1toO, I2toO: DELAY_LENGTH := 4 ns); port (I1, I2: in BIT; O: out BIT); end entity AND_GATE;
    vhdl modelsim 2017-10-28
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