我是一名学生，负责构建并测试使用VHDL的完整加法器，以用于将来的作业。它几天前完美工作，但我今天尝试再次模拟（在不同的计算机上），现在我的所有输入和输出都未定义。我正在使用Modelsim SE-64 10.1c。 全加 library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity FullAdder is
port (A, B, Cin
我一直在写一个交通灯控制器的状态机。 -- Ampelsteuerung mit Zähler und FSM Componente
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;
entity AMPLSTRG is
源代码： module SingleOneBit(N,T);
parameter integer w; //width or number of inputs N
input wire [w-1:0] N;
output wire T;
wire[w*(w-1):0] N1; //for anding all possible combinations of 2 bits
wire
我正在创建一个新的项目，我称之为alpha，然后创建一个新文件test.vhd。 library ieee;
use ieee.std_logic_1164.all;
entity d_latch is
port(
data_in:in std_logic;
data_out:out std_logic;
enable:in std_logic);
end d_latch;
ar