hdl

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    Verilog下降沿检测

    我正在编写用于在FPGA上实现的UART的Verilog代码，并且在第一个字节之后同步到字节的START位时遇到了一些问题。 我的经理建议同步我接收到的信号，并使用某种中断作为与我的FSM通信的一个意思，即启动已被识别。 我已阅读有关上升沿检测技术，我觉得我可以做这样的事情： module StartDetectionUnit ( input clk, state, signal_in,
    synchronization verilog clock hdl 2017-09-12

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    Verilog门定义差异

    这是Verilog上的两种类型的半加器定义。 它们之间有区别吗？我应该选择哪一个？为什么？ halfAdder1 xor(s,x1,x2); and(c,x1,x2); halfAdder2 assign s=x1^x2; assign c=x1&x2;
    logic verilog hdl 2017-08-03

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    从硬件角度看以下两种逻辑实现有什么区别？

    实现1： logic [2:0][3:0] reg0; // Packed [email protected](clk_a) reg0[1:0] <= in0[1:0]; [email protected]_b) reg0[3:2] <= in1[1:0]; 实现2： logic [2:0] reg0 [3:0]; // unpacked [email protect
    system-verilog hdl 2017-08-07

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    如何在FPGA中乘以包含浮点的矩阵？

    我想问一个关于HDL矩阵乘法的问题。 6个月来，我一直在学习FPGA和ASIC设计，但仍然没有足够的经验来编程使用Verilog/VHDL的FPGA。我进行了一次快速搜索，发现Verily适合我。无论如何，你只是假设我是初学者，直到现在，我只学习了使用Xilinx Spartan 3E-XCS1600E MicroBlaze入门套件制作的简单教程，因为我也拥有它。 对我来说最具挑战性的部分是在Ve
    matrix floating-point verilog simulink hdl 2017-08-10

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    Verilog中的脉冲计数器

    我正在尝试构建一个脉冲，该脉冲对于8个脉冲的时钟变高，并且进入休眠状态。所以当使能和时钟高脉冲变高时，时钟脉冲的8个脉冲变低后。我如何在verilog中实现和解决这个问题。直到目前为止，我所做的都是这样。 module clkgenerator( input clk, input [3:0] count = 4'b0, input enable, output
    verilog hdl vlsi 2017-10-04

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    如何在凿子中获取UInt（）的大小？

    也许这很容易，但我不能简单地找到如何获得凿子中的UInt（）值的比特大小？ 我知道如何通过声明来设置大小： val a = UInt(INPUT, 16) 但要获得 'A' 的大小，有没有像一个属性： val size = a.? 或者： val size = width(a)
    hdl chisel 2017-10-10

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    的Verilog [跨模块解析错误]扩展定义时

    我已经得到跨模块的解析错误，当编译器扩展的定义如下： 文件，说path_defines.vh（其中定义是在）： `define apple aaaa.bbbb.cccc.\pie[0] .dddd.eeee 我使用的“\”字符伴有如在2012的Verilog手册所定义的拖尾“空白”逃脱字符“[”和“]”。 所以当编译器解析文件（比如如：design.vs）与定义的术语在这里看到： `apple
    compiler-errors verilog system-verilog hdl asic 2017-07-03

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    在Verilog中，在8位输入中计数并输出1的个数？

    我在想什么是取8个1位输入并计数1。然后代表那些1。 01010111应该输出0101（有来自输入五1的） module 8to4 (in,out,hold,clk,reset); input [7:0] in; //1 bit inputs reg [7:0] hold; //possible use for case statement output [3:0] out; //Shows
    verilog hdl 8bit 2017-10-13

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    AXI4延迟交易

    我只是在寻找建议。我目前有一个集成在VHDL中的定制IP，它具有AXI4从输入和AXI4主输出，目前信号直接连接在一起。 我想给AXI信号添加一个可定制的延迟，这样它们可以通过IP延迟一段特定的时间，而不是相互连接。 我的问题是;我是否可以通过使用AxVALID和AxREADY（也可能是RVALID/RREADY和WVALID/WREADY）信号来延迟通过IP进行读写操作？ 如果我想要一个20个时
    vhdl hdl vlsi axi4 2017-07-07

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    Vivado辛错误：“根范围内声明是不允许的Verilog 95/2K模式”

    当我去模仿我的顶层模块赛灵思Vivado 2016.4，我收到了特殊的错误： ERROR: [VRFC 10-1342] root scope declaration is not allowed in verilog 95/2K mode [<...>/header.vh] 我我正在使用内置的Vivado仿真器，并指定了Verilog 2001。我header.vh如下所示： `ifndef
    verilog xilinx hdl vivado 2017-07-07
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