如果对于给定的过程,我声明一个变量(比如说一个1位变量,variable temp : std_logic;),那么我可以给变量赋值如果给定条件返回true,即 if (xyz=1) then --Assuming that this condition returns TRUE
temp:= '1';
??这个逻辑是否可以合成为ASIC?
verilog中的{a + b}和(a + b)有何不同。我用模拟做: reg [3:0] a = 4'b0001;
reg [3:0] b = 4'b1111;
reg [4:0] c = (a + b); give the result c = 5'b1_0000
但 reg [4:0] c = {a + b}; give c = 5'b0_0000;
它意味着(A + B)可以得
比方说,我下面的代码: always_ff @(posedge clk, negedge rst) begin
if (~rst) begin
bad_singal <= '0;
good_signal <= '0;
end else begin
// do something
// bad_signal is not used