digital-design

    0热度

    1回答

    verilog模块中加法器输出的错误值

    我在Verilog中编写了加法器的门级代码。加法器的输出如下所示。正如你所看到的，总和和cout总是在z中。我不知道为什么。你能检查我错过了什么吗？谢谢你的时间。 OUTPUT： A = X，B = X，CIN = X，SUMM = Z，COUT = Z在时间= 0 A = 0，B = 0，CIN = 0，SUMM = Z，COUT = Z在时间= 10 A = 0，b = 1，CIN = 0，S
    verilog vlsi digital-design 2016-12-04

    3热度

    1回答

    静态危险1和一个电路问题？

    我读过关于静态危险的内容。我们知道静态1-危害是：输入变化导致输出从1到0到1 我的笔记涵盖了电路如下： 我的笔记说：当B=C=D=1，对于任何变化一个值，它可能有静态危害1. 但我认为： 对静态危险1的1到0的转变可观察到。对于0到 可以观察到A无危险的1转变。 任何人都可以描述我的句子是正确的还是我的笔记说正确的句子。哪一个是正确的？为什么？谢谢。
    computer-architecture circuit digital-logic digital-design hazard 2016-02-11

    -1热度

    1回答

    Verilog测试平台实现

    我试图实现一个verilog程序，大部分测试用例都通过了（1440中的1,188）。然而，我的问题是，我期望的溢出输出当前显示为0，而期望值应该是1. 继承人打印到日志的两个示例，期望值不正确（一直滚动向右）： in1=1000000000000000 in2=1000000000000000 opCode=1001 result= 0111111111111111 expectedResult=
    verilog digital-design 2016-02-22

    -1热度

    3回答

    反规范化IEEE

    我正在研究涉及IEEE双精度浮点标准的数字设计项目（Verilog）。 我有一个关于IEEE浮点数表示的查询。在IEEE浮点表示中，数字以标准化格式表示，这意味着有效位默认为1（也称为隐藏位）。 当一个浮点数被去归一化时，有效位被认为是0，并且通过将小数点移到左边来使指数变为0。 我的查询是有关去归一化程序。例如，如果指数可以高达120，那么在这种情况下，我们如何处理小数位（43位为IEEE -
    floating-point verilog ieee-754 digital-design 2016-04-13

    2热度

    1回答

    使用泰勒级数近似计算cosx的Verilog代码

    我试图在泰勒级数中使用Verilog实现COS X函数。向我呈现的问题陈述如下 “写一个Verilog代码来使用泰勒级数近似计算cosX请将8位输出的源代码和测试代码以带符号的十进制基数格式附加到X = 0 °到360°，增量为10°“ 我在继续之前需要了解一些事情。 请指正，如果我错某处 分辨率计算： 10°的增量，以覆盖0°到360°=> 36个位置 36以十进制可以通过6位来表示。由于我们可
    verilog taylor-series digital-design 2016-04-18

    0热度

    1回答

    SystemVerilog注册设计竞赛规避

    在systemverilog中进行数字设计时，遇到了有关赛车条件的问题。 驱动我设计的测试台（我无法修改）驱动输入，使得设计中的某些寄存器由于竞争条件而无法正常工作。 下面是一个EDA-操场例子说明了所发生的事情（“之前”输入改变时钟确实，在时间为15ns）： http://www.edaplayground.com/x/rWJ 有没有一种方法，使设计（一简单的注册在这种情况下）抵抗这个特殊的问题
    scheduling system-verilog race-condition digital-design 2017-08-29

    0热度

    2回答

    同步与异步逻辑 - SR-Flipflop

    我遇到了逻辑设计，我有一些问题。第一个问题是在这种设计中是否有两个单独的SR触发器？第二个问题是，是否通常使用时钟来传播通过设计的输入，或者如果这可以称为组合？因为我很难理解将输入传播到输出需要多少个时钟周期。如果我理解正确，它将首先需要一个时钟周期来传播设计的第一部分（第一个触发器？），然后第二个时钟周期会将新输入传播到设计的第二部分（第二部分拖鞋？）。 我想实现这个设计VHDL，但不能完全肯定
    logic vhdl fpga flip-flop digital-design 2017-08-29

    -2热度

    1回答

    检查电路错误

    这可能是一个非常简单但有点长的问题，我将不胜感激所有帮助！ 下面是我们所拥有的：一个FPGA卡（的Spartan-3E要准确） - 8个开关，8个LED，和一个非常简单的Verilog代码： module Lab1_1( input [7:0] sw, output [7:0] ld ); assign ld = sw; endmodule 该交换机连接
    verilog fpga circuit digital-design 2016-09-22

    1热度

    2回答

    脉冲和电平信号的时钟域交叉

    对于脉冲，我们使用脉冲同步器和电平信号，我们使用双触发器同步器，但是如果信号可能是脉冲或电平行为，该怎么办？有什么办法可以同步吗？
    verilog cdc asic digital-design 2016-06-28

    1热度

    1回答

    将触发器中的位向量存储而不是内存 - 凿子

    我想知道凿子中Reg和Mem的用法差异，以及我如何决定在常见情况下选择哪种方法。我认为当存储大量数据时，Mem是最好的想法，因为它会将数据存储到SRAM而不是使用FPGa片内的触发器，对吗？ 如果我想实现一个大的寄存器文件（10x通常大小），是否最好使用Mem然后是Reg的位置？
    memory fpga chisel flip-flop digital-design 2017-03-08
最新问题