vlsi

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    振荡1s（1000，0100，0010，0001，0010，0100）计数器的电路是什么？

    我对定制计数器有一个基本的了解。 我知道一种实现（8,4,2,1,2,4）计数器的方法，即使用FSM，但我无法弄清楚电路如何实现？
    verilog counter circuit vlsi 2017-01-03

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    在线检查综合输出？

    有没有在线的工具/应用程序可以帮助我检查写入的RTL的综合输出？ 例子：我已经写了一些RTL代码（以Verilog），并要检查 - >如果是合成，可以不？ - > Netlist RTL已生成。
    verilog synthesis vlsi 2016-11-15

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    关联数组与通配符在系统verilog

    使用foreach循环是否可以使用通配符“*”遍历关联数组？
    verilog system-verilog vlsi 2017-02-28

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    电路中的传播延迟

    这对于精确的比例延迟更好：香料模拟方法或使用elmores延迟的计算（RC延迟建模）
    circuit vlsi asic 2017-08-01

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    verilog模块中加法器输出的错误值

    我在Verilog中编写了加法器的门级代码。加法器的输出如下所示。正如你所看到的，总和和cout总是在z中。我不知道为什么。你能检查我错过了什么吗？谢谢你的时间。 OUTPUT： A = X，B = X，CIN = X，SUMM = Z，COUT = Z在时间= 0 A = 0，B = 0，CIN = 0，SUMM = Z，COUT = Z在时间= 10 A = 0，b = 1，CIN = 0，S
    verilog vlsi digital-design 2016-12-04

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    Verilog中的脉冲计数器

    我正在尝试构建一个脉冲，该脉冲对于8个脉冲的时钟变高，并且进入休眠状态。所以当使能和时钟高脉冲变高时，时钟脉冲的8个脉冲变低后。我如何在verilog中实现和解决这个问题。直到目前为止，我所做的都是这样。 module clkgenerator( input clk, input [3:0] count = 4'b0, input enable, output
    verilog hdl vlsi 2017-10-04

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    从网表中逐行使用perl提取数据

    我的问题是关于从Perl中的文件中提取数据。在附件中有网表的标准格式。运行程序后，我得到了元素到一个数组@name_gate，但当我试图print @name_gate[0]而不是第一个元素时，我得到了整个第一列，类似于第二列@name_gate[1]。 所以问题是我再次得到了一个字符串@name_gate[0]我想访问元素。 my @ind; my $index=0; my $file =
    perl vlsi netlist 2017-03-27

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    读取URL中的VCS中的JavaScript或php

    我想读一个VCS文件像这样的： http://ziggi.bgu.co.il/[email protected] 如果你点击该链接，就会下载一个VCS文件，然后如果你用记事本打开它你喜欢的东西： VERSION:2.0 PRODID:WebSched METHOD:PUBLISH BEGIN:VEVENT ... 我要的是能够获得来自该网址thouse线（我不认为域）， 和线阅读线。 ，
    php javascript 2012-11-18

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    AXI4延迟交易

    我只是在寻找建议。我目前有一个集成在VHDL中的定制IP，它具有AXI4从输入和AXI4主输出，目前信号直接连接在一起。 我想给AXI信号添加一个可定制的延迟，这样它们可以通过IP延迟一段特定的时间，而不是相互连接。 我的问题是;我是否可以通过使用AxVALID和AxREADY（也可能是RVALID/RREADY和WVALID/WREADY）信号来延迟通过IP进行读写操作？ 如果我想要一个20个时
    vhdl hdl vlsi axi4 2017-07-07

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    为什么latch不会被推断为以下逻辑？

    为什么下面的代码不能推断闩锁？ 如果d和rst都为“0”，工具如何知道要分配给“e”？ module tmp(input d, input clk, input rst, output reg o, output reg e); [email protected](posedge clk) if(rst) begin
    verilog synthesis vlsi 2017-04-03
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