尽管编译通过，但VHDL输出突然不确定

我是一名学生，负责构建并测试使用VHDL的完整加法器，以用于将来的作业。它几天前完美工作，但我今天尝试再次模拟（在不同的计算机上），现在我的所有输入和输出都未定义。我正在使用Modelsim SE-64 10.1c。尽管编译通过，但VHDL输出突然不确定

全加

library IEEE; 
use IEEE.STD_LOGIC_1164.all; 

entity FullAdder is 

    port (A, B, Cin : in std_logic; 
     Cout, sum : out std_logic); 

end FullAdder; 

architecture V1 of FullAdder is 
    begin 

    Cout <= ((B and Cin) or (A and Cin) or (A and B)); 
    sum <= ((A and (not(B)) and (not Cin)) or ((not A) and (not B) and Cin) or (A and B and Cin) or ((not A) and B and (not Cin))); 

end V1;

测试平台

library IEEE; 
use IEEE.STD_LOGIC_1164.all; 

entity FullAdderTB is 
end; 

architecture TB1 of FullAdderTB is 
    component FullAdder 
    port (A, B, Cin : in std_logic; 
      Cout, sum : out std_logic); 

end component; 

    signal A, B, Cin, Cout, sum : std_logic; 

begin 

    stimuli: process 
    begin 
    A <= '0'; B <= '0'; Cin <= '0'; wait for 10 NS; 
    A <= '0'; B <= '0'; Cin <= '1'; wait for 10 NS; 
    A <= '0'; B <= '1'; Cin <= '0'; wait for 10 NS; 
    A <= '0'; B <= '1'; Cin <= '1'; wait for 10 NS; 
    A <= '1'; B <= '0'; Cin <= '0'; wait for 10 NS; 
    A <= '1'; B <= '0'; Cin <= '1'; wait for 10 NS; 
    A <= '1'; B <= '1'; Cin <= '0'; wait for 10 NS; 
    A <= '1'; B <= '1'; Cin <= '1'; wait for 10 NS; 
    wait; 
end process; 

G1: FullAdder port map (A=>A, B=>B, Cin=>Cin, Cout=>Cout, sum=>sum); 

end;

来源

2015-03-02 Andrew King

你确定你的仿真设置是否正确？乍一看，我没有看到你的代码不应该工作的任何理由。 – fru1tbat 2015-03-02 14:39:56

我不确定，我根本没有改变任何与模拟有关的设置。 – 2015-03-02 14:45:20

如果所有端口都未定义，可能是您没有编译测试平台。两个模块中的端口名称相同，并且Modelsim中的wave可能与FullAdder而不是FullAdderTB有关。 – Amir 2015-03-02 15:23:28

您的代码看起来不错。我没有看到任何理由你的代码不应该工作。我认为你的问题是在modelsim中：

创建一个新的模型Sim项目。
添加您VHDL文件，然后编译所有
转到模拟菜单并选择开始模拟。
转到视图菜单并选择对象和波形
拖放输入和输出，改变用于每个输入和输出的时钟周期之后按下运行按钮。

好运

来源

2015-06-02 00:00:01

尽管编译通过，但VHDL输出突然不确定

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