modelsim

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    Modelsim在过程中为信号分配常量值时出现致命错误

    自从我编写任何VHDL以来，已经有很多年了，所以答案可能很明显。 我想提出一个测试平台，以我做了一个模块，并使用这个程序写在UUT寄存器： procedure write_data_proc ( constant data_value : in std_logic_vector; signal write_en : out std_logic; signal data_in : out std
    vhdl modelsim 2016-07-06

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    如何在verilog中使用环境变量或命令行设置宏的值？

    我想使用环境变量在运行时在Verilog中定义一个宏。 例如，我只想在DEBUG宏定义为1时将某些文本打印到文件中。 `define DEBUG 0 ... if(DEBUG) $fwrite(file,"Debug message"); 如何从命令行运行仿真或使用环境变量时，我可以覆盖的DEBUG的定义1？ 或者，我可以保持宏观不确定和使用ifdef `ifdef(DEBUG) $fwr
    verilog modelsim 2016-07-30

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    Modelsim在一个gen实例上中断

    我有一个在gen块内复制的模块。为了调试复制模块，我在其中一个语句上插入了一个断点。然而，Modelsim对于gen块中的所有实例都使用相同的语句。我如何才能让modelim只为一个gen块打破一次，而不是所有的打算？ 具体来说，我从模拟窗口中选择一个特定的生成实例来放置我的断点，但模拟器仍然在所有生成实例中断开。 我在CentOS 6.7
    debugging verilog modelsim 2016-03-15

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    Verilog的数组赋值

    所以我想编号分配给Verilog内的阵列，它是这样的： initial begin waveforms[0] = 16'b1100100100000000; waveforms[1] = 16'b1000000000000000; waveforms[2] = 16'b1111111111111111; end 而下面的代码可以通过编译器的ModelSim。不过，我有一个巨大的查找
    arrays verilog fpga modelsim 2016-04-03

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    问题与SystemVerilog for循环具有非阻塞分配？

    当我在研究基于SystemVerilog的FPGA设计时，遇到了一种情况，我必须计算时钟边缘上4个元素数组的总和。我能够用非阻塞赋值语句使用for循环来做到这一点。 设计在Quartus 15.0上成功合成，但是当我试图在Modelsim Altera上使用相同的RTL运行模拟时，结果出乎意料。我写了一个示例代码来说明这一点。 module schedule; logic [7:0] abc
    verilog fpga system-verilog modelsim rtl 2016-02-19

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    Verilog代码2错误，我找不到：将感谢一双额外的眼睛，发现我可能忽略了一个错误

    我正在写一个verilog代码，我正在读取两个文件，并将这些数字保存到寄存器。然后，我将它们相乘并添加它们。几乎是一个倍增累加器。然而，我对我所拥有的代码感到非常沮丧。它从文件中正确读取数字并将其倍数化，但这是问题所在？当我第一次使用ModelSim运行它时，我重置了所有的东西，所以我可以清除累加器。然后我开始这个程序，但是我的“macc_out”总是有这么大的延迟，我似乎无法弄清楚为什么。这个延
    verilog modelsim altera 2016-05-31

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    使用Python和模拟器测试VHDL/FPGA

    测试VHDL代码逻辑的标准方法是用VHDL编写测试平台并使用模拟器，如ModelSim;其中，我做了很多次。 我听说不用VHDL写测试台，工程师现在用Python来测试VHDL代码。 问题： 这是如何完成的？ 这是通过在Python中编写测试平台然后编译这个Python文件或链接到Modelsim来完成的吗？ 这是使用像myHDL这样的模块在Python中完成的，然后将您的VHDL文件链接/导入到
    python testing vhdl fpga modelsim 2016-03-02

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    Modelsim的超出范围的错误

    我正在此错误在的ModelSim 10.1c： 致命：（VSIM-3421）值3079超出范围0到3078 在过程wr_addr致命错误在C：/ videoalgo/run_chkin/VEU /中位数/中位数/板/ SIM /../../../ window_gen/RTL/fifo.vhd线159 我有以下类型和信号定义。正如你看到的，声明的指数范围只有1029下降到0： type memor
    vhdl simulation modelsim 2016-03-02

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    Verilog - 端口大小与连接大小不匹配

    使用ModelSim PE Student Edition 10.4a。为1-4多路分配器编写了一个模块。为该模块写了一个测试台。编译好。当试图模拟，我得到以下错误： ＃**警告：（VSIM-3015）d：/ModelSim/examples/Lab3_3.v（42）：PCDPC] - 端口尺寸（1）与端口'in'的连接大小（4）不匹配。端口定义位于：D：/ModelSim/examples/La
    port verilog modelsim 2016-03-03

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    为什么我不能在保护类型的同一个包中声明一个共享变量？

    我有一个模拟助手保护类型，它是在包中声明的。该类型的实例在相同的包中定义。代码由GHDL提供，但不由ModelSim提供。 它是否符合标准？ 和 如何写一个解决方法？ **错误（抑制性）：d：\ ... \ simulation.v08.vhdl（143）：（VCOM-1257）共享变量 “globalSimStatus” 受保护类型 “T_SIM” 不能被之前声明受保护的类型主体。 我的（降低的
    vhdl modelsim 2016-01-20
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