modelsim

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    TCl脚本错误的解决方案是什么？

    我最近从altera.com下载Modelsim 10.1，并收到“TCL脚本错误”消息。我无法启动新的Verilog项目。 以下是错误 Trace back: can't read "Project(SaveCompileReport)": no such element in array while executing "if { $Project(SaveCompileRep
    tcl verilog modelsim altera 2014-11-04

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    确定设计元素是否存在于使用脚本的库中

    我想确定设计元素是否存在（已编译）在使用Tcl的ModelSim（我正在使用10.3c PE）的给定库中，但我可以似乎找不到合适的功能。事情是这样的理论代码： if {[design_object exists $lib.$entity]} { ... 虽然不是很理想，我可以检查具有一定的自定义库： if {[file exists $lib_path]} { ...
    tcl modelsim 2014-09-18

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    的ModelSim注册是非法的错误

    ，所以我得到的错误 **错误：C：/Modeltech_pe_edu_10.3c/examples/HW6/alu.v（53）：注册正处于不断左侧非法赋值 for assign语句[assign result = 32'd0;]任何想法为什么？我已经尝试过在代码周围移动该语句的集群，它的唯一工作方式是如果我完全删除代码的一部分。 问题是我需要那个来运行我的测试台。关于这个错误意味着什么以及如何解决
    compiler-errors verilog modelsim 2014-11-08

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    如何在数据流verilog中也没有两个向量？

    我正在使用ModelSim并实现一个ALU。这是分配部分： assign {cout,dst} = (op_i == add) ? scr0+scr1+cin: (op_i == sub) ? scr1-scr0: (op_i == shift_l) ? {scr0[15:0],cin}: (op_i == shift_r) ? {scr0[0
    system-verilog modelsim 2014-09-26

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    接口端口必须通过一个实际的接口：系统verilog

    我有一个顶级文件，我有一个接口的实例。这是我在顶层文件中的代码 LC3_io top_io; // LC3_io is the interface which is defined seperately in my interfaces file. LC3_test test(top_io); // Passing the interface to my testbench 测试是我LC3
    verilog system-verilog modelsim rtl 2014-11-22

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    FPGA spartan 3 - X mod 3在无时钟的组合过程中

    我正在研究一个项目，其中一部分围绕在组合过程中寻找X mod 3和FPGA spartan 3（Xilinx）， 。实际上在这个项目中有一些其他的模块，它们在这个ALU模块之前是顺序的。 但在ALU模块内部，不允许使用顺序过程。 所以我试图从here使用一种方法： 这是一个简单的方法来做手工。由于1 = 22模3，因此对于每个正整数我们得到1 = 22n模3。此外，2 = 22n + 1 mod
    vhdl fpga modelsim xilinx-ise 2014-10-05

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    UVM_INFO返回十六进制值

    我正在使用下面的命令打印Questasim中事务类的内容。 `uvm_info("VALUES", tx.sprint(), UVM_LOW); 我的交易的内容是A，B，ANS。所有都是位。 但问题是它打印为HEX而不是DECIMAL。 是表示喜欢 ans integral 8 'h1c 如何显示它作为 ans integral 8 'd28
    system-verilog modelsim uvm 2014-10-07

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    （？TCL）脚本从外壳

    与测试平台运行的ModelSim作为参数，我想打一个脚本，它可以从像shell执行： ./myscript -test1或tclsh的myscript.tcl -test1 我希望它打开ModelSim，编译单元，加载所需的测试台，运行仿真。测试的名称将是一个参数。我已经制作了包含modelsim命令的宏文件（.do），以编译&来模拟所需的单位（+将信号添加到波形）。我在问，因为脚本编写不是我的专
    shell tcl modelsim 2014-10-08

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    有没有一种方法可以断言设计中的所有信号在复位期间在上升时钟初始化？

    仅仅从测试仪流程（无需更改设计）就可以快速确定所有设计信号在复位期间是否已初始化？ 设计使用同步低电平有效复位。 在复位的上升沿，我想断言设计中的每个信号都不是'U'而不必调出每个信号或架构。 使用VHDL 2008，Modelsim 10.1c和HDL Designer。
    tags vhdl assert modelsim 2014-10-17

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    我如何让Modelsim提醒我关于'X'信号？

    我正在使用Modelsim进行大型设计。 我读过有关modelsim仿真的工作方式。我想知道，有没有一种方法可以在modelim在模拟阶段评​​估一个信号并发现它是一个红色信号（即'X'）来警告我？ 知道不可能列出设计的所有信号，并逐个查看它们。 另外，对所有信号进行断言命令都非常困难。
    modelsim 2014-09-01
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