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    为Xilinx ISE 14.7创建自定义电路板？

    这是一个普遍问题，但创建自定义pcore的最流行/常用/最简单的方法是什么？ 我见过一些例子，他们主要是在Matlab上完成的，因为我没有任何Matlab的地方，我有点迷路了。没有它，必须有一个正确的方法！ 谢谢！
    xilinx xilinx-ise xilinx-edk 2017-04-12

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    从电脑读取FPGA的Block RAM

    我正在使用Xilinx ISE 14.7合成器。我可以用.coe文件初始化我的BRAM并访问它。此外，我可以使用data2mem工具更新新的.mem文件并更新我的位文件。在这里，我将它配置为ROM。 我的问题是，我不知道如何将BRAM内容存储到文件中。我正在使用核心生成器的单端口块内存。我将它配置为RAM。我想写入数据并稍后访问它。我没有找到任何相关的帖子说明这一点。可能是它唯一没有找到将内容保存
    fpga xilinx xilinx-ise 2017-04-12

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    VHDL乘法器，其输出具有相同的输入端

    我使用VHDL来描述一个32位乘法器，在Xilinx FPGA上实现一个系统，我在网上发现，经验法则是，如果你具有N比特大小的输入，输出必须是（2 * N）比特的大小。我将它用于反馈系统，是否可以有一个乘数与输入相同大小的输出？ 我发誓，一旦我找到一个fpga应用程序，哪个vhdl代码具有与相同大小的信号连接的加法器和乘法器模块。编写代码的人告诉我，你只需要将产品的结果放在一个64位的信号上，然后
    vhdl fpga xilinx-ise 2017-04-23

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    VHDL警告XST：1293 FF /锁存器具有0

    没有在互联网上回答的恒定值我工作，因为我在VHDL初学者。 我正在与按钮和LED VHDL密码界面。 我的程序按预期正确模拟。 基本上，我想的LED进入错误密码时，眨眼，但输入正确的密码时，连续发光。你可以看到，这在仿真中起作用。 SIMULATION IMAGE （在模拟第一输入错误口令，然后正确的密码） 虽然合成，以下主要发生报警： Optimizing unit <safehouse> ..
    warnings vhdl xilinx synthesis xilinx-ise 2017-08-11

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    如何使用xpower获得功耗估计

    我一直致力于使用Verilog的类项目。我必须创建一个电路，然后计算电路使用的功率。我一直在尝试使用Xpower Analyzer来执行此操作。我按照说明创建vcd文件，使用Xilinx ISE 14.7编译和合成代码。一切都很顺利，直到结果显示出来。我从时钟收到了0个功耗。我试图限制时钟，它只给我一个从0到0.009的动态功率增量，但不是时钟运气。另外，我在我的个人计算机和我的大学计算机实验室尝
    verilog fpga xilinx-ise synopsys-vcs 2017-05-04

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    如何使用默认的模块，如M2_1 MUX或FD触发器赛灵思的Verilog？

    我能够在赛灵思示意像M2_1 MUX使用这些默认模块，FD触发器等 在verilo克我可以能够使用仅基本栅极像和，或，不是，xor等 但是我可以在verilog中使用这些内置的多路复用器（M2_1）或Flipflop（FD）吗？，因为如果我使用行为的代码，有可能是在大纲或Xilinx公司的某些情况下合成差。另外我想使用系统级设计。 请帮我解决这个问题。 我是否需要包含任何图书馆才能访问此内置门（内
    verilog system-verilog xilinx xilinx-ise 2017-07-03

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    如何在virtex 6中实例化一个dsp slice？

    我正在研究vhdl代码（virtex 6）。我需要做一些乘法和累加操作。我如何使用DSP切片（在实例化和推理中）。有什么可以帮助我的例子吗？
    vhdl xilinx-ise 2017-07-04

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    二维数组在期望1维

    我想在VHDL中制作一个std_logic_vectors数组。该数组用于生成语句以生成桶形移位器。数组中的每个元素（数组，矢量）应该是可单独寻址的位。这是我的一些代码。 信号声明： type stage_t is array(4 downto 0) of std_logic_vector (15 downto 0); signal stages: stage_t; 在架构： test_st
    arrays vhdl xilinx-ise digital-logic 2017-04-08

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    指令和数据如何在MicroBlaze MCS中组织？

    我正在研究我在FPGA中实现的MicroBlaze微控制器系统。但我想了解这款MCU的工作原理。让我们考虑这个框图： MicroBlaze MCS block diagram 我们可以看到，处理器连接，虽然2路公交车的32位转换成BRAM模块。其中一个总线是ILMB（指令本地存储器总线），另一个是DLMB（数据本地存储器总线）。我们可以看到两者都连接到BRAM模块的不同端口。所以我的问题是：在哈佛
    vhdl xilinx xilinx-ise microblaze 2017-04-08

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    在异步FIFO中写入延迟后读取？

    我正试图将模块与由Xilinx CORE Generator生成的异步FIFO进行接口。但是，我观察到AFIFO输入端口提供的数据（虽然正确）在6-7个时钟周期的延迟之后开始出现在dout上。这是预期的吗？或者我做错了什么？我所做的是断言AFIFO的write_enable引脚，提供输入数据，然后在下一个周期断言read_enable引脚。但仍存在延迟问题。任何帮助表示赞赏。 编辑：我附上我的代码
    verilog fpga fifo xilinx-ise 2017-08-07
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