quartus

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    如何使用Quartus优化组合逻辑？

    我正在使用Quartus将一个组合电路综合到FPGA。现在我想在不考虑资源消耗的情况下获得最佳的最大频率。 res = a * b * c *d 我想知道是否有可能的Quartus自动生成具有这样短的关键路径的等效组合逻辑： ab = a * b cd = c * d res = ab * cd 当前关键路径是通过乘法这样的序列组成的 在关键路径上只有两个乘法器。我发现从的Quartu
    fpga multiplication synthesis quartus 2016-03-07

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    8位至16位ALU转换

    我目前正在学习电气工程学位，并设计了一个4位ALU作为任务的一部分。 我被问及如何轻松将其转换为8位ALU。我现在的答案是，我将把所有模块（add，sub，bux或xor LS，RS等）更改为8位模块以及ALU模块中FPGA板的开关编号。 这是最简单的方法，还是我能够设计ALU来调用每个4位门或两次添加4位模块的不同名称？ 我觉得好像我已经用尽了我的教科书和网络，这是令人沮丧的信息必须在那里！ 我
    vhdl alu quartus 2016-03-17

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    模拟停车场门的未知值（X）

    我正在设计VHDL的停车场门。当我使用Quartus VWF文件模拟它时，我得到未知值（X），但我不知道为什么。 基本上你只需要验证你的卡（Sin），门打开10秒。 当一辆汽车离开停车场时（Sout），它会计算停车场内目前的汽车总数。 我为定时器创建了信号Ncarros（计算汽车数量）和s_count。 这一切都编译正确。但是，当我使用的VWF文件测试它，这就是我得到： Original simu
    vhdl simulation quartus 2016-03-22

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    VHDL标准布局和语法“头”文件

    IDE：15的Quartus 我是新来的VHDL编程所以有一些细微的差别，我不习惯（汉译C++）。虽然我已经找到编写“源”文件的资源，但我一直在努力为“头文件”文件找到任何东西。 总之，什么是VHDL“头文件”文件的标准布局/语法？ 为了简单起见，我感兴趣的用例声明了subtype以及在“源”文件之间使用的函数引用。 我发现下面的代码片段here有一点帮助，但我仍然不确定package和packa
    vhdl header-files quartus 2016-02-05

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    VHDL - 为PLL

    直接实例 我努力让自己在一个DE0开发板上的VGA控制器，并取得了以下代码： LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.numeric_std.ALL; ENTITY VGA is PORT (clk : IN std_logic; vga_hs, vga_vs : OUT std_logic;
    vhdl altera quartus 2016-02-06

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    当为以下简单的D触发器使用事件控制语句和等待语句时，为什么输出存在差异

    我已经为具有同步低电平有效复位的简单正边沿触发器d触发器创建了测试台。在测试平台中，第一种情况在“@posedge clk”中给出输入，而在第二种情况下，我基于“等待10ns”语句给出输入。 在第一种情况下，触发器的输出在1个时钟周期后发生变化，而在第二种情况下，它会立即在仿真器的相同时钟周期内发生变化。 我在Quartus Simulator中模拟。 为什么？那就是我想知道的。如下面 代码： /
    verilog simulation fpga system-verilog quartus 2016-03-28

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    从模拟的Quartus的ModelSim发射的不能正常工作

    这是测试台 `timescale 1 ps/ 1 ps module sum_fix_vlg_tst(); reg select; reg [7:-8] valor_a; reg [7:-8] valor_b; // wires wire [8:-8] result_fx; sum_fix i1 ( .result_fx(result_fx), .
    verilog modelsim quartus test-bench 2016-02-08

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    生成环路中的Verilog端口

    由于无法避免的原因（Qsys的要求），我有几个Verilog模块，这些模块结束了许多端口，如果打包它们将更容易处理。试图解释一下我的意思是，这里有一个例子： module foo #( COUNT = 4 ) ( //Interface 0 input bar_0, output deadbeef_0, //Interface 1 inp
    verilog quartus qsys 2016-02-14

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    VHDL顺序条件信号赋值语句错误

    在我的VHDL代码中，我在sig_out_real <= X"00" & sig_in when sig_in(7)='0' else X"ff" & sig_in;中有一个错误。 我不认为这是一个语法错误。但是Quartus在这一点上显示了一个错误。 我不明白为什么这是一个错误。 任何人都可以提供信息： - Error-- 错误（10500）：近文本在S8BT16B.vhd（35）VHDL语法错
    vhdl quartus 2016-02-14

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    如何使用quartus megawizard ALTMULT_ACCUM（MAC）的浮点数？

    我正在使用下面提到的模块和测试台在quartus中使用MAC megawizard，任何人都可以告诉我如何为同一个megawizard使用浮点数？ 测试平台 `timescale 1ns/1ps module projecttry2_tb; reg [15:0] A, B; wire [31:0] P; reg clk; projecttry2 M(.A(A),.B(B
    verilog quartus 2016-02-27
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