quartus

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    从PC到FPGA的数据传输

    我在FPGA中有一个简单的功能（如加法器），但是我想要这个加法器从（Quartus II） 获得来自PC的输入，例如我想添加两个12位数但我没有足够的开关。 如何从pc获得输入并将它们发送给FPGA以及如何让它们进入FPGA？ （我只有USB Blaster电缆）
    usb fpga altera quartus 2016-11-23

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    VHDL如何生成多个触发器实体使用BIT_VECTOR作为D输入

    我正在尝试使用生成函数使多个触发器被用作寄存器。我有一个信号位矢量，我希望每一位都是D输入到它的等效触发器，但编译后我得到警告，输出Q没有驱动程序。 在这里，我限定触发器 entity flipflop is port( D,CLK,RST: in BIT; Q: out BIT ); end entity; architecture beh
    entity vhdl quartus flip-flop 2017-03-15

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    写入一个只有输出的Verilog代码时启用

    我正在创建一个有4个空的4位寄存器的寄存器文件，并且在每个时钟周期内，寄存器获取一个值，然后使用该值显示一个7段解码器。如果寄存器是空的，不应该有显示，但是一旦一个值被加载到寄存器，那么应​​该有一个显示。我试图编写7段解码器的verilog代码，如果En = 1，那么应该只有一个输出。我的问题是，代替不显示任何内容，7段解码器将显示0，直到值被添加到寄存器，这种情况下，解码器将显示加载的值。这里
    verilog quartus seven-segment-display 2016-12-08

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    波形错误的Verilog代码（Mutliplier电路）

    module multiplication (multiplier, multiplicand, product, clk); input [3:0] multiplier; input [4:0] multiplicand; input clk; output [7:0] product; reg [7:0] product; initial begin produc
    verilog quartus 2016-12-09

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    ModelSim DUT没有显示在SIM面板

    我正在与一位朋友一起工作。以下是my ModelSim面板在我运行RTL模拟时的屏幕截图。您可以看到DUT显示为，我可以扩展它并将波形添加到波形图中。 当他运行在同一测试平台虽然同样的方式，DUT不会在SIM面板显示，因此他无法核实，如果测试平台是工作或没有。 有谁知道为什么会发生这种情况，或者他如何解决这个问题？
    vhdl fpga modelsim quartus 2017-03-24

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    VHDL错误：在合格表达式中指定的类型必须匹配上下文表达式所暗示的类型

    我试图使用自己创建的函数（这是我第一次尝试它，所以我可能在那里做错了）。 当我尝试编译时，出现以下错误消息：错误（13815）：Averageador.vhd（38）处的VHDL限定表达式错误：合格表达式中指定的除法类型必须匹配上下文表达式暗示的无符号类型 划分是我函数的名称。该函数将任何16位无符号值除以未知的无符号值，并将结果作为固定点32位无符号值，其中16位位于该点的每一侧。这是代码： l
    vhdl quartus 2017-03-27

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    不理解如何使用Altera的库的MegaCore

    产生的FFT库想知道需要的Quartus II被写入到使用图书馆综合的VHDL代码是什么。请注意，该库已由Megacore向导生成。我是FPGA和VHDL的完全初学者，如果这是显而易见的道歉。
    vhdl fft fpga altera quartus 2017-03-29

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    （系统）Verilog中工具特定的定义，特别是quartus和Synopsys DC中的工具定义

    我正在写一个带有（系统）Verilog的玩具CPU。还有一个注册模块，我正在使用特定于工具的IP。根据Synopsys设计编译器，DesignWare中的'DW_ram'。 Altera在FPGA方面的'Altera_sync_ram'。 是否有Synopsys DC或Quartus Prime Pro自动传递给解析器的任何定义，以使两个工具的代码片段兼容？ 因为如果至少有一个这样的定义（比如说用
    verilog system-verilog quartus 2016-12-29

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    MAX 10 ADC with VHDL/Quartus Prime Lite代码优化

    首先，我不得不说我是VHDL的补充初学者，所以如果它提出了一个真正愚蠢的问题，我想提前致歉。 我试图让ADC软IP工作。我只想使用ADC，所以没有FIFO或其他任何东西。 因此我使用qsys文件生成IP核并将其包含到我的项目中。我还用预分频器激活了通道8。我试图读取连接到通道8的可变电阻的值，并打印出LED的5个最高有效位。 case语句应创建激活adc所需的模式，如MAX 10 ADC指南中给出
    vhdl fpga adc quartus 2017-02-20

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    错误（10818）：无法推断注册，因为它没有时钟边沿

    我一直在努力实现异步计数器之外保持其价值，而模拟是正确的，但我一直在从的Quartus收到此错误 错误（10818）：无法在EncoderComputation.vhd（35）处推断“encoderCounta [0]”的寄存器，因为它没有在时钟边沿之外保留其值。 任何帮助，将不胜感激！ GPIO_0(1) <= encoderBits(0); GPIO_0(3) <= encoderBits(
    asynchronous vhdl counter quartus 2017-02-20
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