quartus

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    试图找到VHDL的Fmax，但得到额外的延迟周期

    我想看看我的VHDL设计的速度。据我所知，它在Quartus II软件中由Fmax表示。在编译我的设计之后，它显示了653.59 MHz的Fmax。我写了一个测试台并做了一些测试，以确保设计按预期工作。我在设计时遇到的问题是，在时钟的上升沿，输入设置正确，但输出仅在一个周期后才出现。 我的问题是：如何检查我的设计速度（输入端口和输出端口之间的最长延迟），并在加载输入的同时获取添加的输出/相同周期？
    vhdl altera quartus 2016-07-26

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    如何在VHDL体系结构中使用实体

    我的目的是阻止使用Button实体的Keyboard实体。 所以我写了下面的VHDL代码： library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Keyboard is port (ck, stop : in STD_LOGIC; data_in : in STD_LOGIC_VECTOR (11 downto 0);
    entity vhdl fpga quartus 2016-11-09

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    Altera Quartus II“错误（12061）：无法合成当前设计 - 顶部分区不包含任何逻辑”

    我最近开始使用FPGA并一直试图启动并运行一个基本的VHDL程序。我的代码旨在从10个开关获取输入，并将它们映射到开发板上的10个LED输出，但是当我尝试运行分析/综合时，会在标题中看到错误。通过运行“分析当前文件”单独分析文件不会产生错误。一个类似的帖子是here，但解决方案并没有帮助我。我的项目中只有一个文件，我确定它已被指定为顶层实体。 library IEEE; use IEEE.STD_
    vhdl altera quartus 2016-09-20

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    Quartus II状态机，将数字分配给特定位

    在Quartus II状态机中，我有一个8位输入。在该状态下对状态转换的一个欲检查是低级例如7个输入的4位或不 码I加到过渡条件 input[3:0] == 7 但每次我想使VHDL在给我这个错误： HDL file generation was NOT successful, Error (154013): Component 01 contains an illegal name char
    verilog state-machines quartus 2016-11-11

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    Quartus II：简单的计数器，但奇怪的行为

    首先，我很抱歉打扰你们与我的noob问题，但我无法找到任何意义与我的（ModelSim模拟）电路发生了什么。 这里是我的代码，简单的可以是： LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; ENTITY Counter IS PORT( enable : in std
    vhdl fpga modelsim altera quartus 2016-09-29

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    错误（10219）：Mux.v（19）中的Verilog HDL连续分配错误：分配左侧的对象“muxout”必须具有网络类型

    我想使用计数器和MUX生成分频器。 我做的项目3个模块 // 4位计数器 module Counter (input clk, input reset, output reg[3:0] out); [email protected](posedge clk or posedge reset) begin if(reset) out = 4'b0000;
    verilog quartus 2016-10-02

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    VHDL：for循环，索引算术不起作用

    我试图用我的DE0 Nano Altera FPGA开发板设置一个简单的bruteforce卷积处理器。 这里是我的代码如下所示： LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.numeric_bit.all; ENTITY Convolution IS PORT( clock : IN std_logic;
    vhdl fpga modelsim quartus 2016-10-03

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    如何使用FPGA写入文件

    我觉得我已经在寻找网上问题的解决方案时付出了不小的努力，但无法找到我需要的东西来实现我的目标。 本质上，我需要做的是从我的FPGA通过串行接收的文件解析数据。数据相当广泛，我认为如果能够使用textIO库中的某些功能会更容易。 我在网上发现的所有技术都只能用于仿真。我需要这个实际发生在FPGA上。 所以我的问题是，有没有办法在FPGA内部创建一个文件，并从串行写入输入，然后才能够在该txt文件上使
    vhdl fpga quartus 2016-10-14

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    带内存的Quartus Error（10028）

    我的目标是用Quartus形成这段代码，但问题是我不知道如何解决这个问题。 我试图知道什么错误10028意味着，但我不知道如何使用它。 有人可以教我如何解决它，或者如果有一种方法可以绕过它？ module mem (r_wb,addr,d,q); input r_wb;//0write 1read input [7:0] addr; input [7:0 ] d; output [7:0]
    verilog drivers quartus 2016-08-30

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    在嵌套配置中找不到架构名称

    我正在构建一个VGA输出块，它使用提供类似接口来构建图片的嵌套元素。然后configuration确定实际的屏幕布局。 到目前为止，我已经为每个块创建了一个配置，但我真的想使用单个嵌套配置。这是允许在BNF，我发现example code使用此，但我不能让我的代码编译。 里面work有 entity everything is ... end entity; architectur
    vhdl quartus 2016-10-25
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