xilinx-ise

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    在流水线

    我使用赛灵思，特别是家庭Spartan6 LUT切片下降赛灵思数。我正在尝试流水线。我已经成功实现了三级管道和四级管道。我注意到一种趋势，即LUT片数减少，寄存器片数增加，最小时钟周期减少。现在我明白了为什么时钟周期有所下降，但我不明白的LUT片下降，增加寄存器组。有人可以向我解释吗？
    pipeline xilinx xilinx-ise spartan 2016-03-08

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    VHDL：有限状态机中的默认值

    我正在尝试使一个有限状态机根据串行输入切换状态。我需要一些关于我的代码如何执行的解释。我在一本教科书中读到，在过程中标记为“默认值”的部分是我应该放置默认值的地方。但是，每当我切换状态时，我的信号似乎都会采用这些值。例如，我将state_next设置为空闲作为默认值。这样做导致密克罗尼西亚联邦继续从其他国家无缘无故地跳到闲置状态。 我的另一个问题是澄清如何执行FSM的整个过程。当我从一个状态移动到
    vhdl xilinx-ise 2015-07-21

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    Xilinx浮点内核 - 错误的'X'值？

    我试图使用Xilinx pg060浮点内核。通过查看所提供的图表，例如上面的时序图和演示测试平台（对于像我这样缺乏经验的人来说，这非常容易混淆！），我创建了一个简单的程序，它将两个数字相乘。 乍一看，我以为我做了一件非常糟糕的事情，因为结果充满了未知的'X'。 但是，按照用户手册中推荐的检查其他许多东西后，我替换的每个“X”与“1”，并发现，这是正确的结果。 这是a）正常的还是b）我误用了在这个例
    floating-point vhdl multiplication xilinx-ise spartan 2016-04-14

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    在verilog中嵌套for循环第二个for循环取决于循环的第一个输出

    我正在开发一个verilog代码累积直方图方法，用于中值滤波器。它使用嵌套for循环，第二个循环的输入取决于循环的第一个输出。问题在于此。第二个for循环不接受该输入。请帮忙。 代码是 module median(a, b,k,n,h); input [4:0] a; output [255:0] b; output k,n,h; reg [255:0] b
    verilog xilinx-ise 2016-02-27

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    如何在Xilinx ISE中找到推断的锁存器？

    我在赛灵思ISE有一个很大的设计，有3个推断锁存器，我想删除。 Threre不是IP核或Microblaze，我自己编写了所有的代码。我在设计中找到闩锁时遇到问题。我已经搜索了报告文件，但没有帮助我。有没有方法可以快速找到它们？由于
    fpga xilinx xilinx-ise 2015-10-06

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    Baysis2 Verilog - 7段显示的第一位不能工作

    我正试图在我的baysis2 FGPA上使用verilog创建一个简单的4位密码系统。我想使用7段显示器显示输入的数字（它们将使用键盘输入）。现在我只是测试以确保输入正确的数字。问题是，七段显示器的第一个数字在所有其他显示器都没有亮时不亮。我已经在多个电路板上尝试过，并且所有其他数字都是由相同的电线启用的，都很好。这是为什么发生？ module enter_password( input
    verilog fpga xilinx-ise spartan seven-segment-display 2015-11-26

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    将ISim结果作为字符串/文本进行复制

    我正在创建一个VHDL项目，并使用ISim事先进行了模拟 - 这一切都很好。 但是，我的结果使用了固定点 - 尽管Isim可以将其信号表示为一个基数范围，不出所料，定点小数不是其中之一。 因此，我想获取每个信号的当前值作为文本，但“复制”功能只复制实体和信号名称，而不是字符串值。 例如 我想要得到的 “[00010000，00020000 ......等等等等]，但其实我只是得到的值”/ fixe
    vhdl simulation fpga xilinx xilinx-ise 2016-03-05

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    不适用Virtex-6电路的max_fanout属性

    我有一个8192行（13位地址）和12位宽度的块RAM。 在Virtex-6中，我们有36kb Block Ram。所以ISE设计套件实现了我的内存为三个36kb的BRAM，宽度为4位。 对于时序问题，我希望ISE为每个BRAM读/写地址使用单独的触发器。因此，对于读写地址寄存器，我设置了属性，但它们不适用。
    performance optimization verilog xilinx-ise 2016-03-07

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    四位加法器了解

    有人可以向我解释我做错了什么。我不知道我是否不理解这个概念或什么。我已经看了两个可靠的例子，这两个例子都提供了完整的代码，但也许我错误地接错了什么。 1st - 我创建了一个名为Adder的文件，下面是我的代码。这工作完全正常，我已经创建/运行了一个测试平台文件，所以我知道这确实是什么意图。但是，我是否应该将FullAdder文件或FullAdder文件的测试平台连接到Adder文件？这些完全独立
    verilog xilinx-ise 2015-10-16

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    不可合成的VHDL代码

    我正在尝试为Spartan-S6系列FPGA使用VHDL过程制作DNA阅读器模块。问题是我的代码无法合成。它适用于模拟，但在综合它只是stucks。我也搜索了关于不可合成的VHDL过程，但我认为我做得很好，它必须合成得很好。 这里是我的过程代码： FSMOutputController:process(state,readDnaCmd) variable clkCounter :unsigne
    vhdl fpga xilinx xilinx-ise 2015-10-17
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