xilinx-ise

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    在[延迟第二秒]语句后仅在模拟中还是在实际合成模型中提供延迟才能在VHDL中加载到fpga中？

    我们使用[延迟]语句来提供延迟，并且我们可以在模拟中进行分析。但是当我们将这个模型加载到FPGA中时，由VHDL代码生成的实际硬件会影响延迟，或者这种延迟仅限于模拟？ a <= not b after 1s; 因此，假设我连一个开关到b，并导致a所以我会得到在按下开关和更新LED状态之间一秒的延迟？
    vhdl fpga xilinx xilinx-ise 2016-08-25

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    VHDL输入强制接地

    我是VHDL的新手。我试图编写加法器减法器的代码。合成后，我的一个电路输入总线接地。我在Ubuntu 14.04 LTS 64位中使用Xilinx ISE 14.2。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity examples is Generic
    vhdl xilinx xilinx-ise 2016-07-22

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    如何从命令行生成.xst文件+ Xilinx-ISE

    我正试图学习如何从命令行生成位文件。有没有办法从命令行工具生成.xst脚本文件？我只能发现它是GUI自动生成的东西。 要添加一些上下文，我在GUI中构建并生成一个简单设计的位文件，然后使用'查看命令行日志'工具生成该工具使用的命令。然后使用“清理项目文件”。我只是试图从命令行手动执行相同的命令。第一个命令是： xst -ifn "C:/Users/Documents/XilinxProjects/
    xilinx xilinx-ise 2016-06-08

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    VHDL重新分配整数信号不按`report`声明不行

    我有这个简单的VHDL代码aufg4.vhd： library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity aufg4 is Port ( clock : in std_logic ); end aufg4; architecture Behavioral of aufg4 is signal tu
    vhdl xilinx-ise 2016-11-06

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    错误，同时检查语法

    module mult(a, b, p); input [16:0] a; input [16:0] b; output p; wire [31:0] p; reg i; wire pv; wire bp; assign pv = 32'b0; assign bp = {16'b0,b} ; initial begin for (i = 0; i < 32 ; i
    verilog xilinx xilinx-ise 2017-02-14

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    的Verilog，模块实例化与来自不同模块

    模块的层次输入其中uart_receiver.v = ModuleA，RSD.v = ModuleB，uart_transmitter.V = ModuleC 假设我要实例化ModuleA与从输入不同的模块，B和输入的名称是：WR_EN从moduleB和RD_EN，DT从moduleC module A( input wr_EN, input rd_EN, input
    module verilog instantiation xilinx-ise 2016-11-08

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    赛灵思SDK中的xil_cache错误

    我正在开发Digilent Atlys上的一个小项目，并且在生成网表和比特流以及导出到SDK之后，我碰巧遇到一个奇怪的错误，其中指出xil_cache.h是不存在任何地方（即使它在那里）。 我需要提到的是，如果我不添加一个中断控制器和一个计时器它的工作，但我真的需要他们。 有没有人遇到过这个错误？ 错误消息：下面设置环境变量后 08:24:21 **** Build of configuratio
    fpga xilinx xilinx-ise spartan xilinx-edk 2017-03-02

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    VHDL代码不在板上工作，但在仿真上工作

    我正在使用vhdl来配置fpga板子的项目斯巴达3E。我必须做的是一个天才谜题，在我的主代码中有一个状态机来控制逻辑。 当我使用xilinx模拟器模拟代码，但是当我将.bit文件运行到FPGA板时，一切正常，会发生什么情况是序列的第一个指示灯会亮起然后熄灭，这会发生，我点击右键就停止工作，下一个序列从不显示。 当然有一个deboucing按钮的问题，这就是我使用一个计数器来防止repic bug系
    vhdl fpga xilinx xilinx-ise spartan 2016-11-27

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    合成误差整数的转换[ERRORS：HDLParsers：854]

    count := to_integer(unsigned (values(i))); 错误： ERRORS：HDLParsers：854 - 表达式不能转换为类型无符号 前提条件： 进口 library ieee; use ieee.std_logic_1164.all; use ieee.math_real.all; 计数声明声明为 values: in std_logic_vect
    vhdl fpga xilinx xilinx-ise 2016-11-28

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    Matlab系统生成器：黑盒错误

    我在Matlab中使用Xilinx系统生成器模块。 我只是在网关和网关外只使用一个黑盒子。 的黑盒子的代码很简单，并与ISE设计套件 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.numeric_std.ALL; entity test44_vhdl is Port (row : in std_logic_vector (
    matlab vhdl simulink xilinx-ise system-generator 2016-05-14
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