system-verilog

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    为fpga实现优化管道吞吐量的最佳实践是什么？

    例如，如何充分利用retiming和/或c-slow来充分利用给定的管道。 随着重定时，一些模块通过将移位寄存器上的输入得到更好的结果（前向寄存器平衡），而其他模块与输出（向后寄存器平衡）移位寄存器做得更好。 现在我使用下面的方法： 代码HDL（以Verilog） 创建时序约束为 特定模块 合成，地图，放置&路线（使用 ISE 13.1 ） 看帖子的地方&路由计时 为模块改进，并在 的最大数量o
    vhdl verilog fpga hdl system-verilog 2011-04-28

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    是否可以将System Verilog函数编译为C或C++？

    我在用C++编写的高级模拟器上编写了一些用System Verilog编写的硬件。系统Verilog代码包含许多只包含逻辑的函数（即没有耗时，没有触发器）。我想在我的C++模拟器中重用这段代码。 是否有任何方式通过的方式重用用C这些功能++（或C，这是很容易链接到C++）： 编译之前转换系统的Verilog到C/C++？ 将系统Verilog编译为可由C/C++调用的函数？ 还有其他方法吗？
    c++ c code-reuse verilog system-verilog 2011-05-11

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    使用系统verilog中的运行时值选择位向量范围

    假设我有一个向量value[6:0]和一个输入向量input[3:0]。问题是我想了许多在值向量位的设定为1点的基础上输入的值，例如： input = 0011（3中分解）然后value = 000111（组3位以1） input = 0101（5中分解）然后value = 011111（设置5位到1） 由于我们可以做到这一点，只有当值不变，但在这里它是运行时改变。任何想法解决这个问题？
    logic verilog digital system-verilog 2011-10-08

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    以Verilog

    随机数数组我想的输入的所有可能的组合进行测试，以一个Verilog的模块。我已经能够通过构建一个嵌套for循环的数组来生成这些输入。但是我想按随机顺序浏览数组。如何做到这一点，或者是否有办法生成一个已经随机排列的所有可能输入数组？
    arrays random verilog system-verilog 2011-05-17

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    使用命名管道创建读/写环境

    我正在使用RedHat EL 4.我使用Bash 3.00.15。 我在写SystemVerilog，我想模拟stdin和stdout。我只能使用文件，因为环境中不支持标准stdin和stdout。我想用命名管道来模拟stdin和stdout。 我明白如何使用mkpipe创建to_sv和from_sv文件，以及如何打开它们并在SystemVerilog中使用它们。 通过使用“cat> to_sv”
    bash redirect system-verilog 2011-07-07

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    使用always_comb构造的Systemverilog问题

    我有这个Systemverilog代码的问题。 我是这个语言的新手，非常不方便 找到有关此语言的文件。 这里是代码： 模块mult（被乘数，乘数，Product，clk，clear，Startm，endm）; input [31:0] multiplicand; input [31:0] multiplier ; input clk; input clear; input Startm;
    verilog system-verilog 2011-05-19

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    投入而系统的Verilog

    我在一个例子遇到的输入和输出的module系统Verilog代码decleration没有说明它们的类型类型，例如logic，wire ... module mat_to_stream ( input [2:0] [2:0] [2:0] a,b, input newdata, input rst, clk, output [2:0] [7:0] A_out,
    verilog system-verilog 2011-04-01

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    在Verilog或systemverilog中将2倍数据转换为1x时钟

    我正在进行验证。我目前面临的问题是将数据转换为2x时钟的单元。 对于行进在2X时钟66位总线132点的比特的信号。 在再次接收所有的时钟转换是从2×完成为1x取回的信号的所有132个比特。 有人可以帮我如何做到这一点？ 非常感谢。
    verilog system-verilog 2011-04-12

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    verilog转换运算符基本错误

    我想编译我的程序，但使用算术右移运算符时出现错误：“>>>”。下面是代码： if (from_id_hmic[117:115]==3'b011) begin reg_stat[rt[0]]>>>1'b1; end 以下是错误： Error: E:/Modeltech_pe_edu_10.0/examples/hmic.v(86): near ">>>": syntax error
    compiler-errors verilog system-verilog bit-shift 2011-04-18

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    使用Verilog for Priority Queue实现查找最小数组使用Verilog

    我是Verilog的新手，但我有16个元素的数组（每个元素都是16位长），我希望找到最小条目该数组返回最小值，并重新排列数组中所有位于最小值之后的条目，以便该数组是一个连续的条目块。我知道我必须使用一个比较器，但我真的不知道从哪里开始比较一大群数字并确定最小值。 编辑：我实际做的是一个优先级队列。我已经实现了队列功能，但我不想返回队列头部的内容，而是想返回具有最小值的条目，并保持存储连续。 e.g
    arrays comparison verilog priority-queue system-verilog 2011-04-26
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