system-verilog

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包装VS解压矢量系统的Verilog

看一些代码，我保持系统的Verilog我看到的是这样定义的一些信号： node [range_hi:range_lo]x; 和其他人都是这样定义的： node y[range_hi:range_lo]; 据我所知，x被定义为打包，而y被定义为解压缩。但是，我不知道这意味着什么。 System Verilog中的压缩和非压缩向量有什么区别？ 编辑：回应@ Empi的回答，为什么要写一个SV的

vector system-verilog 2009-01-25

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