system-verilog

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    处理SystemVerilog包中的参数化

    SystemVerilog添加了为常见代码段（函数，类型，常量等）提供名称空间的包。但是由于包没有实例化，所以它们不能被参数化，所以处理参数化成员是有问题的。在实践中，我发现这非常有限，因为我的自定义类型有很多参数指定字段宽度等。 我一般通过使用带有默认值的参数来处理此问题，并理解我将需要返回更改包某些应用程序的源代码，这对我来说似乎非常错误。但我还没有找到办法更清楚地处理这个问题。例如： pac
    verilog system-verilog 2010-10-09

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    查找verilog中的所有依赖关系编译

    我试图便宜地准确预测构建流程的所有system-verilog依赖关系。过度预测依赖关系并找到一些不是sv依赖关系的verilog文件是可以的，但我不想错过任何依赖关系。 我是否真的必须解析Verilog才能确定它的所有依赖关系？有tick-include预处理器宏，但这些tick-include似乎并没有加载当前正在编译的所有代码。有一个SYSTEM_VERILOG_PATH环境变量。我是否需要
    verilog version-control system-verilog 2009-09-08

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    如何更改SystemVerilog随机变量的概率分布？

    这是为SystemVerilog。我知道你可以在一组随机变量选择的值中指定值或值的范围的权重，但是如果你想要一个好的高斯分布呢？你怎么写这种约束？
    system-verilog 2010-05-18

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    srand（）函数模拟了SystemVerilog的

    Çrand()和srand()功能是非常有用的，当你做这样的事情： srand(SEED); for() { //doing something with one thing using rand() } srand(SEED); for() { //doing something with other thing using rand() } 我可以在Sys
    random verilog system-verilog 2011-03-22

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    没有systemverilog支持链表？

    我尝试在systemverilog中实现一个循环双向链表类（带有单个哨兵节点）。列表本身似乎按预期工作，但最终崩溃的模拟器（腐败堆栈？） 这让我想知道这是从根本上不支持的语言（按分配）？ SV确实有一个“队列”结构，可以以相同的方式工作（可能在访问和插入时更有效）。 任何想法？
    linked-list verilog system-verilog 2010-10-26

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    如何在System Verilog中刷新文件缓冲区？

    我想在我的模拟中执行$finish之前清空文件缓冲区。是否有可以使用的文件刷新命令？或者我必须简单地使用$fclose？我知道我可以关闭在这种情况下的文件，但我想知道是否有一个刷新命令为我未来的使用。
    verilog system-verilog 2011-03-25

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    如何从C中运行/控制Java程序？

    我正在ASIC模拟器中运行System Verilog。 SV具有从SV调用C函数的进口/出口机制，并且用于从C内调用SV函数。 我想从模拟发送实时数据（非常慢的数据）到制图程序，我将用Java编写。从模拟器/ C程序定期更新来调用Java的最佳方式是什么？
    java c system-verilog 2010-09-08

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    是否存在任何开源，完整的系统verilog语法？

    系统Verilog是否有开源语法？我正在寻找系统Verilog，而不是简单的Verilog语法。
    verilog system-verilog 2010-12-22

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    用于Verilog或SystemVerilog的TAP（测试任何协议）模块

    Verilog是否有TAP（Test Anything Protocol）实现？这将是很好的，因为那样我就可以使用证明来自动检查我的结果。 更新： 10/9/09：有人问为什么不使用断言。部分TAP给了我一些很好的报告，例如文件数量和测试次数。它也可以用来随着时间的推移报告进度。 10/12/09：我正在寻找一个最小的实现，包含开始和结束时的测试次数以及ok，diag和fail函数。是（）会非常好
    verilog fpga tap system-verilog asic 2009-10-08

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    为什么我应该在System Verilog中使用解压向量？

    跟进this关于SV中打包和解包向量之间差异的问题，为什么我会想要使用解包向量？ 盒装载体具有这些优势解压向量没有： 您可以对其进行位运算 您可以对其进行算术运算 你可以将它们切片 您可以将它们复制作为一个整体向量 你可以做任何事情，你可以用未包装载体（据我所知） 解压矢量对压缩矢量有什么优势？
    system-verilog 2009-02-04
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