system-verilog

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    分配ASCII字符线以Verilog

    我明白，你可以在Verilog的测试台来声明一个String如下： reg [8*14:1] string_value; initial string_value = "Hello, World!"; 然后我可以做的事情与此字符串，如使用$display在测试板凳显示它。 我还没有成功地做同样的模块时，我就闪到我的FPGA： reg [8*14:1] string_value;
    string ascii verilog system-verilog 2012-01-27

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    我们可以在always块内生成吗？

    我想有某事像这样： generate for(i=0 ; i<16 ; i=i+1) begin: always @(posedge clk) begin L[i+1] <= #1 R[i]; R[i+1] <= #1 L[i]^out[i]; end end endgenerate 我将不胜感激，如果任何一个可能会帮助我。
    verilog system-verilog 2011-12-18

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    在Verilog中这个语法是什么？

    module exmaple(input a, b, input in[2:0], output d, e, output out[5:0]) 我是Verilog的新手，想知道input in[2:0]的含义是什么？
    verilog system-verilog 2011-12-19

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    展台编码不起作用，包含仿真

    我正在为阵列乘法器编写一个展位编码。这是模块的一个： module add_input (M,pos,neg,C); parameter n=8; input [n-1:0]M; input pos,neg; output [2*n-1:0]C; reg [2*n-1:0]C; integer k; always @ (*) begin for (k=0;k<=n-1;k
    verilog system-verilog modelsim 2012-02-17

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    如何指定和使用verilog语言的头文件，同时在emacs中使用丰富的ctags

    我最近开始使用exuberant ctags和emacs进行verilog &系统verilog编码和代码浏览。我目前使用生成的命令 ctags -e -R --tag-relative=yes --langmap=verilog:.v.vh.sv.svh 我的代码中包含了大量的'定义它们都在一定的头文件扩展名为指定宏“.vh” &“.svh”的标签。对于例如命名为foo.vh头文件具有下面的
    emacs verilog ctags system-verilog exuberant-ctags 2012-02-18

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    VHDL记录端口使用Synopsys公司VCSMX

    美好的一天，并感谢在看这个问题 我使用VCSMX（2011年6月版），用于与记录类型接口模拟核心的SystemVerilog/SystemC的接口。核心全部用VHDL编写。我正在使用Systemverilog（SV）测试平台来激发这个核心。 记录看起来类似： type ll_port is record frame_name : std_logic_vector(WIDTH-1 dow
    struct vhdl record system-verilog 2012-02-25

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    如何导入SystemVerilog宏？

    我正在开发SystemVerilog监视器，扩展ovm_monitor我想知道如何导入我正在使用的ovm宏。我使用： `ovm_component_utils_begin `ovm_field_string `ovm_component_utils_end 我想在我的文件的顶部以下，这两者并不编译： import ovm_pkg::ovm_monitor; import ovm_pkg:
    verilog system-verilog 2012-02-29

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    如何删除和取消分配SystemVerilog中的OVM对象？

    我想删除一个ovm对象（及其子对象），以便我可以用不同的配置重新创建它。有没有办法在OVM中做到这一点？ 目前，当我尝试用new创建对象第二次，我得到以下VCS运行时错误： [CLDEXT] Cannot set 'ap' as a child of 'instance', which already has a child by that name. 我意识到，我可以简单地使用不同的名称为“重创
    verilog system-verilog 2012-03-01

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    为什么系统Verilog $显示不能在我期望的时候执行？

    在我的替补方案，我有这样的事情（简体）： // bench.sv program tb (input clk, ...); initial begin ... repeat (100) begin main_module_interface.write_index <= bench.write_index; // drive addition
    verilog system-verilog 2011-10-11

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    @（posedge Clk）之间的区别; a <= 1'b1;和@（posedge Clk）a <= 1'b1;

    有 @(posedge Clk); a<= 1'b1; 和 @(posedge Clk) a<= 1'b1; 注Clk时分号后有什么区别。当我浏览测试平台时，我遇到了类似的代码行。我做了一些简单的实验，在模拟过程中我找不到任何差异。由于分号的存在/不存在，这些行后面的代码的执行顺序是否会以任何方式改变？
    verilog system-verilog 2012-01-18
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