system-verilog

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    Casting to System Verilog结构和引用成员

    我想将一个向量转换为结构并在同一语句中提取成员。这可能吗？否则，我将不得不分配给一个临时变量，这很丑陋。 例如： typedef struct packed { logic a; logic b } struct_t; struct_t my_struct; logic [1:0] foo; assign bar = struct_t'(foo).a; ^^^^^这显然是不允许的！为什
    system-verilog 2012-05-31

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    增加Verilog中的多个Genvars生成语句

    我正试图在Verilog中创建一个多级比较器，我无法弄清楚如何在单个生成循环中增加多个genvars。我想以下几点： genvar i,j; //Level 1 generate j=0; for (i=0;i<128;i=i+1) begin: level1Comp assign ci1[i] = minw(tc[j],tc[j+1]); j
    hardware syntax-error verilog system-verilog hdl 2012-03-05

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    SystemVerilog的case语句不起作用

    任何人都知道为什么这个case语句不起作用： int width; width = 8; case (width === 16) 1'b0: begin // correct code end 1'b1: begin // we end up here end endcase 我使用VCS。我试着用DVE调试器来运行它，并且在使
    system-verilog 2012-06-18

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    如何将命令行覆盖应用于SystemVerilog ovm_sequence对象？

    我想一个命令行覆盖应用到像这样的ovm_sequence对象： +ovm_set_config_int=*,max_timeout,100000 的max_timeout字段内ovm_sequence_utils宏声明。 有没有办法做到这一点？我的理解是，ovm序列不是ovm层次结构的一部分，所以也许他们不能从命令行进行修改。
    verilog system-verilog 2012-03-12

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    无效的上下文中使用非void函数？

    我正在使用SystemVerilog。我的代码是： function write_pixel_data(datastr ds); /* some stuff here... but no return */ endfunction 话，我打电话给我的功能，如： write_pixel_data(someval); ，我也得到了VCS警告： Warning-[SV-NFIVC] Non-
    function void system-verilog 2012-03-13

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    “普通”开始块的重点是什么？

    我读了一些第三方Verilog和发现这一点： function [31:0] factorial; input [3:0] operand; reg [3:0] index; begin factorial = operand ? 1 : 0; for(index = 2; index <= operand; index = index +
    verilog system-verilog 2012-04-02

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    是否有任何非语言特定的良好依赖管理工具？

    我正在寻找不特定于Java或任何其他语言的依赖关系管理工具。 我们使用SystemVerilog，一种硬件描述语言来创建独立模块。我们在各个里程碑处标记这些模块的发布。更高级别的设计经常使用Subversion标签吸引其他模块。 我们试图使用Subversion externals来自动化事物，所以当你签出一个模块时，你也会得到它的依赖关系。但是当你进入系统级别时，有太多的嵌套外部代码需要花费一个
    dependency-management system-verilog 2012-03-02

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    我可以在SystemVerilog中创建一个const对象吗？

    我想在我的SystemVerilog类中创建一个const对象。 SystemVerilog是否支持const对象（以及如何？），还是仅支持const基元类型。 我想这样做： const my_object MY_CONST; const begin MY_CONST = new(); MY_CONST.param1 = "value1"; MY_CONST.pa
    verilog system-verilog 2012-03-05

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    对于SystemVerilog测试平台模拟（VCS）的非活动杀死开关

    嗨，谢谢你看到这个。 我在思考一个用于SystemVerilog仿真的非活动killswitch。 运行“simv”时长时间（可编程）的不活动状态是否可以触发内部事件调用“$ finish”？或者有可能使用VCS命令？ 让我们集体讨论。让我知道如果有什么不清楚。 RRS
    verilog rtl system-verilog 2012-03-09

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    替代通过填充+解压缩阵列搜索SystemVerilog中

    我有这种奇怪的情况：我目前在做这样的： if (!this.randomize(delay) with {delay inside {strm};}) ...... 其中 rand bit [2:0] delay; bit [15:0] strm [bit [15:0]]; 现在我想这个延迟在第二轮去robin从0 - > ....-> 7-> 0等等，但它应该满足它应该存在于strm
    multidimensional-array verilog system-verilog 2012-05-10
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