我读了一些第三方Verilog和发现这一点:“普通”开始块的重点是什么?
function [31:0] factorial;
input [3:0] operand;
reg [3:0] index;
begin
factorial = operand ? 1 : 0;
for(index = 2; index <= operand; index = index + 1)
factorial = index * factorial;
end
endfunction
看来,begin
和end
关键字是多余的位置。他们?他们的用途是什么?
'开始/ end'不再需要用于'function'或'task'与SystemVerilog的多个语句。查看其他答案。 – 2015-02-24 00:01:36