3
例如，如何充分利用retiming和/或c-slow来充分利用给定的管道。为fpga实现优化管道吞吐量的最佳实践是什么？
随着重定时，一些模块通过将移位寄存器上的输入得到更好的结果（前向寄存器平衡），而其他模块与输出（向后寄存器平衡）移位寄存器做得更好。
现在我使用下面的方法：
- 代码HDL（以Verilog）
- 创建时序约束为 特定模块
- 合成，地图，放置&路线（使用 ISE 13.1 ）
- 看帖子的地方&路由计时 为模块改进，并在 的最大数量o f逻辑电平。
- 拿这个数字逻辑电平，并 让一个受过教育的猜测触发器数量 插入。
- 插入触发器，使能寄存器 平衡，希望最好
因为它的立场，这种方法被击中&错过。有时它会得到相当不错的结果，有时候会是废话。那么，提高重新定时成功率的好方法是什么？
有什么工具可以帮助吗？此外，链接，论文和书籍的建议将不胜感激。