system-verilog

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    如何在Verilog/System Verilog中读取环境变量？

    如何在Verilog中读取环境变量？ （在VCS模拟器运行） 我试图完成 File=$fopen("$PATH/FileName","r"); $ PATH是一个环境变量。
    environment-variables verilog system-verilog 2013-02-22

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    SystemVerilog：使用包与类和虚拟接口

    我是SystemVerilog的相对新手。 我有一个定义在其中的类A的包。这个类使用虚拟接口，因为它是测试台中的驱动程序（BFM），因为它是 。我正在使用一个包，因此我可以在其他设计中使用相同的BFM。 在我的测试平台中，我导入A类并传递给它一个虚拟接口的实例。 但是，当类中的任务尝试为接口中的信号赋值时，我收到编译错误。 我在做什么错？ 如何使用虚拟接口封装BFM？ 感谢， 冉
    system-verilog 2013-02-28

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    SVA（SystemVerilog声明）：$ assertoff和$ assertkill之间的区别？

    使用SystemVerilog断言$assertoff;和$assertkill;有什么区别？ 他们似乎都停止执行断言。
    verilog system-verilog system-verilog-assertions 2013-03-01

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    Gvim折叠系统verilog关键字对

    如何在Gvim上启用折叠系统verilog关键字？ 例如 function Code .... .... endfunction 我想GVIM从功能产生折叠到endfunction可写。我怎么做 ？
    editor system-verilog vim 2013-03-01

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    参数化类和多态性

    我想知道是否有更好的更直接的方式来利用多态从一个参数化类生成的一组类。 以下系统verilog代码有效。有没有更优雅的方式？编辑：我可以在C++中实现类似的东西吗？ `define OVERRIDE_PARAMETER_CPU parameter WIDTH=32 ; `define OVERRIDE_PARAMETER_GFX parameter WIDTH=16 ; class Req
    class oop polymorphism system-verilog uvm 2013-03-05

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    预处理程序可以判断SystemVerilog是否已启用？

    我希望能够写这样的代码： `ifdef SYSTEMVERILOG_ENABLED .. systemverilog code here. `else .. verilog-2001 equivalent code here. `endif 但SystemVerilog的参考手册似乎并没有引用任何此类标准的预定义常数。这看起来像是一个疏忽 - 是否有一种简单的方法来实现我在这里
    verilog system-verilog 2013-03-05

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    如何从预处理器宏创建一个字符串

    我有一个预处理器宏，它代表了我的设计中的分层路径。 实施例： `define HPATH top.chip.block 我需要构造，其保持的`HPATH的值，因此在我的示例字符串应该等于top.chip.block的字符串。 有没有办法构建这样的字符串？ 无以下尝试的工作： string hpath; hpath = "`HPATH"; // Results in hpath = "`HP
    macros verilog system-verilog 2013-03-12

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    是否存在用于指定合成加法器类型的编译器指令？

    我还没有在Google上找到这个运气，所以这里有： 有没有人听说过设计编译器指令来指定哪种类型的加法器是合成的？我在寻找的东西会有点像这样工作： logic [7:0] a, b, c, d, e, f; /* ... */ // synopsys use_carry_look_ahead assign c = a + b; // synopsys use_carry_select
    verilog fpga system-verilog vlsi 2013-03-12

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    如何从verilog仿真播放音频文件？

    我的目标是让一个verilog模块具有触发音频文件播放的输入（来自DE2板，如时钟或键）。我如何使用Quartus和DE2电路板来实现这一点？
    verilog fpga system-verilog 2013-03-13

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    如何取消系统verilog中的寄存器

    如果我不知道大小，我如何取消系统verilog中的寄存器？ 例如，如果我有： reg [DATA_WIDTH-1:0] data_stack; 与给予模块的一些参数DATA_WIDTH。是否可以给寄存器data_stack分配一个零？ 请注意，初始化一个类似的reg为零就足够了，因为我可以简单地执行按位和两者之间的操作并取消data_stack。 此外，任何推荐的网站，我可以学习这些东西？谷歌
    verilog verification system-verilog 2013-03-14
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