system-verilog

    0热度

    3回答

    同时读取和写入文件

    我有一个写入System Verilog的模块，它将SRAM的内容转储到文件中。我想从这个文件中读取数据，并在用python编写的单独程序中使用这些数据，但是需要实时进行。我对verilog代码的写作没有太多的控制。是否有可能以某种方式管理这两个读取和写入？目前，当它从文件中读取时，每行的开头都会插入一个（看似）随机数，并抛出解析。我假设这些前缀只在他们同时读写时出现，因为如果我以非常缓慢的速度运
    python file-io system-verilog 2013-04-13

    1热度

    1回答

    使用SystemVerilog参数来决定实例化哪个模块

    有没有办法使用传递给父模块的参数值选择要实例化的模块？下面 module parent(); parameter WORD = 1; child_`WORD child(); // obviously does not work endmodule 例如如果WORD == 1，我想实例化child_1模块，用于WORD == 2，所述child_2模块等。当然，有人需要这样做吗？
    verilog system-verilog 2013-04-17

    2热度

    2回答

    的SystemVerilog：文本替换宏

    的范围，我读了文本替换宏在“Verilog的”全球范围。 SystemVerilog如何工作？我想在2个不同的SystemVerilog文件中使用2个不同的相同文本宏的定义 - 可以吗？
    system-verilog 2013-04-20

    2热度

    1回答

    最简单的方式解包阵列模块接口上连接在Systemverilog

    这里低于 module a_mod (u); input bit [2:0] u [1:0]; ... endmodule module b_mod(); bit [2:0] c1, c2; a_mod a_mod_inst ( .u ({c1,c2}) // won't work ); endmodule 一个例子是什么做转播的最简单的方法为u [0] ==
    system-verilog 2013-04-21

    0热度

    2回答

    系统verilog中的结构和联合之间的区别

    我很难理解在系统Verilog中使用联合和结构。我知道他们以不同的方式分配内存，但是我想深入了解结构和联盟。 LRM对于像我这样的人来说很难理解。
    system-verilog 2013-04-23

    1热度

    2回答

    将字符串变量传递给系统verilog中的plusargs

    问题 - 我需要获取命令行选项来为系统verilog中的约束添加条件。 我从函数调用调用$value$pluargs("string=%d",val)，我需要使用传递给函数的参数作为'字符串'名称。 function(string name); $value$plusargs("<name>=%d", val) endfunction 我不知道该怎么做。说$value$plusargs("
    verilog system-verilog 2013-05-03

    0热度

    3回答

    Modelsim支持SV

    我目前使用的是modelsim SE 5.8e。它不支持SystemVerilog。我需要使用SystemVerilog来设计和验证我的项目。任何想法哪个版本的Modelsim都支持sytemverilog的设计和验证子集？我之前使用过VCS，并试图找到它，如果我可以使用Modelsim而不是VCS进行仿真。 在此先感谢！
    system-verilog modelsim 2013-03-15

    0热度

    1回答

    我可以用$ urandom_range与时间变量

    我想知道如果我可以简单的写： time time_var; time_var = $urandom_range (10ms, 7ms); 我直接用它尝试过，有没有发出错误/警告。 但返回值不在7-10ms之间。 我猜它合法使用带时间文字的$ urandom_range（因为我没有收到任何错误），但是为什么我无法获得适当范围的值？
    verilog verification system-verilog 2013-03-21

    1热度

    2回答

    Specman e'同步'系统Verilog对应件

    我想问一下系统Verilog语言中Specman e的sync对应件是什么。 我知道@ event_indentifier相当于Specman e的wait @ event。 但是sync @ event怎么样？
    sync wait system-verilog specman 2013-03-27

    0热度

    2回答

    ERROR：援引为task.Return值Verilog的系统功能$值是$ plusargs将被忽略

    Verilog的系统功能$值是$ plusargs援引为 我得到上述task.Return值 将被忽略在我的verilog测试编译过程中出现错误，它基本上试图通过i2c读取和写入数值。我没有得到这个错误early.I不知道是什么改变这是给我这个错误。这个错误指向另一个文件叫tb.v其中包含测试基础设施。它在tb.v中指向的行只是说'ifdef测试
    verilog system-verilog 2013-03-29
最新问题