system-verilog

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    阵列

    我有被限定成阵列的列表： bit [2:0] Param1[8]; . . bit [2:0] Param16[8]; 我想以创建这些阵列的列表，以iterarte超过它们： bit [2:0] array[16][8] = {Param1, Param2 ... Param16}; 但是当我尝试向该数组中的每个数组写入3位长的位，结果是错误的。我错过了什么？
    arrays system-verilog 2017-08-23

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    的SystemVerilog的TypeDef能;具有零个包装或未包装阵列尺寸

    我目前试图以定义包含一个8比特的无符号寄存器中的新的数据结构对象使用的TypeDef SystemVerilog中吨索引对象和32位整数签署但我不断收到错误： 错误（10053）：在UART.v Verilog HDL语言错误（35）：不能索引对象的“数据”零个包装或未包装阵列尺寸 我已经重新创建一个下面的简单实现，其中topLevelModule实例一个lowLevelModule，它确定构成结
    verilog typedef fpga system-verilog 2017-08-29

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    SystemVerilog注册设计竞赛规避

    在systemverilog中进行数字设计时，遇到了有关赛车条件的问题。 驱动我设计的测试台（我无法修改）驱动输入，使得设计中的某些寄存器由于竞争条件而无法正常工作。 下面是一个EDA-操场例子说明了所发生的事情（“之前”输入改变时钟确实，在时间为15ns）： http://www.edaplayground.com/x/rWJ 有没有一种方法，使设计（一简单的注册在这种情况下）抵抗这个特殊的问题
    scheduling system-verilog race-condition digital-design 2017-08-29

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    非阻塞赋值参考参数

    我想了解System Verilog中的任务如何工作。我认为一个任务只是一种命名和参数化一些代码的方式，否则它可能会出现在begin和end之间。但是，参数的工作方式并不明显。 说我想从一个模块中分解出非阻塞赋值的实例。我可能会做类似以下的事情，从而达到了只有参数（ff_0和ff_1）有两个相同任务的实例不同的地方。 module test_inlined; bit clk; int cou
    system-verilog 2017-08-29

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    a，b，c的值是什么？

    据我所知，不建议混合阻塞和非阻塞。但如果确实存在，a，b，c的值是什么？ module TB; reg a, b, c; initial begin a = 3; b = 4; $display ("a = %d, b = %d, c=%d\n", a, b, c); c <= a + b; $display ("a = %d, b = %d,
    verilog system-verilog blocking nonblocking 2017-08-29

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    始终在零时间阻止执行

    我想在零时刻始终执行阻止。 例如下面的代码将不会在零时刻执行。 always @* begin //functional code end 我在最后移动的灵敏度列表中，这样的代码将在零时刻执行， always begin //funcitonal code @*; end 此代码执行时间为零，但零时间毕竟不以执行，即使有块内使用的输入变化。例如参见下面的代码和它的输出： modu
    verilog system-verilog 2017-08-31

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    如何在SystemVerilog中创建一个空数据类型或条件字段

    我想编写其中某些输入不存在的代码。我想创建一个包含这些参数的结构（除其他外）。我该怎么做？我试图使用生成，定义一个空结构（typedef struct {} empty_t）和0大小的数组（logic foo[0]），但我所有的尝试失败作为语法错误。 编辑：我想这样做（简体）： module foo(clk, data_in, opt_data_in); parameter USE_OP
    system-verilog 2017-09-01

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    注册模型在UVM中的用途是什么？

    在UVM中，测试台对DUT的内部寄存器没有任何可见性。那么为什么在UVM测试平台架构中镜像和创建注册模型？它的用途是什么？ 测试平台不会知道状态位等是否更新或不在DUT内部，因为它只能访问其输入输出端口。
    system-verilog uvm 2017-09-04

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    Verilog Uknowns

    module subtractor(out,x,y); output [31:0]out; input [31:0]x,y; wire c_out,c_dummy; wire [31:0]sum1,sum2,sum3,y_c; reg c_in; ones_complement oc0(y_c,y); thirtytwo_bi
    verilog system-verilog 2017-09-04

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    如何同步来自不同UVM代理的两个不相关的UVM序列项目？

    这是我验证奇偶编码器解码器DUT的方案。此处的解码器输入代理是重新激活的代理，并将错误注入从编码器输出代理中的被动监视器捕获的数据流中。 现在我已经分别为编码器和解码器输入代理序列和序列项目。但是，如何同步两个代理，以便解码器重新激活代理添加错误并为每个数据按顺序创建一个新数据包。 例如，假设编码器以1000,1010,0100,1011的顺序发送数据，并且解码器重新激活代理以次序（一个热位） -
    system-verilog uvm 2017-09-05
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