如何在SystemVerilog中创建一个空数据类型或条件字段

Question

我想编写其中某些输入不存在的代码。我想创建一个包含这些参数的结构（除其他外）。我该怎么做？我试图使用生成，定义一个空结构（typedef struct {} empty_t）和0大小的数组（logic foo[0]），但我所有的尝试失败作为语法错误。

编辑：我想这样做（简体）：

module foo(clk, data_in, opt_data_in); 
    parameter USE_OPT_IN = 1; 

    input logic clk; 
    input logic data_in; 
    input logic opt_data_in; 

    typedef struct packed { 
     logic data_in; 
     // Since it's stored in on-chip RAM I'd like it 
     // to be as small as possible 
     if (USE_OPT_IN != 0) 
      logic opt_data_in; 
    } ram_entry_t; 
    ram_entry_t my_ram[4096]; 

    always_ff @(posedge clk) begin 
     ram_entry_t new_entry; 
     new_entry.data_in = data_in; 
     if (USE_OPT_IN != 0) 
      new_entry.opt_data_in = opt_data_in; 
     my_ram[$random() % 4096] = new_entry; 
    end 
endmodule 

当然这并不编译。

编辑2：上面是简化的例子。有超过7个可选字段，编码128个结构似乎不合理 - 与仅使用非结构化位字段相比。

Answer 1

没有可选的端口或空数据类型。引用端口的模块内部的代码对任何情况都是有意义的。

有几件事情可以做

1. 您可以指定一个默认值，如果不连接将使用的输入端口。
2. 您可以参数化端口类型以使用具有不同数量字段的不同结构。同样，模块内的代码必须适用于任何数据类型。这通常意味着将输入转换为模块内已知类型的输入。
3. 如果所有输入类型相同，也可以使用可变大小的数组。

Answer 2

我想唯一的建议是使用一个TYPE作为模块的参数，其中后者可能是一个有或没有字段的结构。除非可以使用接口或类，否则您还需要genarate块。这是一个简单的方法。对于生成块，它可能还需要另一个OPT参数。对不起，我没有尝试编译它。

module foo#(parameter type TYPE = int, parameter bit OPT = 1) 
     (clk, data_in, opt_data_in); 
    input logic clk; 
    input logic data_in; 
    input logic out_data_in; 

    TYPE my_ram[4096]; 

    if (OPT) begin 
    always_ff @(posedge clk) begin 
     TYPE new_entry; 
     new_entry.data_in <= data_in; 
     new_entry.opt_data_in <= opt_data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 
    else begin 
    always_ff @(posedge clk) begin 
     TYPE new_entry; 
     new_entry.data_in <= data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 

    end 
endmodule 

现在你可以实例与你不同类型的模块：

typedef struct packed { 
    logic data_in;  
    logic opt_data_in; 
} ram_entry_full_t; 
typedef struct packed { 
    logic data_in;  
} ram_entry_short_t; 

foo#(ram_entry_full_t, 1) foo_full(..); 
foo#(ram_entry_short_t, 0) foo_short(..); 

Answer 3

我会建立在@Serge答案。如果你想使你的RAM条目类型外部模块，并使用它们作为参数，你可以做掉与USE_OPT_IN参数完全，因为这是多余的：

typedef struct packed { 
    logic data_in;  
    logic opt_data_in; 
} ram_entry_full_t; 

typedef struct packed { 
    logic data_in;  
} ram_entry_short_t; 


module foo #(parameter type TYPE = int) (clk, data_in, opt_data_in); 
    input logic clk; 
    input logic data_in; 
    input logic out_data_in; 

    TYPE my_ram[4096]; 

    if (TYPE == type(ram_entry_full_t)) begin 
    always_ff @(posedge clk) begin 
     TYPE new_entry; 
     new_entry.data_in <= data_in; 
     new_entry.opt_data_in <= opt_data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 
    end 

    else if (TYPE == type(ram_entry_short_t)) begin 
    always_ff @(posedge clk) begin 
     TYPE new_entry; 
     new_entry.data_in <= data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 
    end 

    else begin 
    $error("Unsuported type ..."); 
    end 

endmodule 

你可以更换如果/否则级联案例使代码稍微更具可读性。您也可以通过提取函数来重构初始化代码以避免重复。

您也可以使用TYPE作为您的顶级模块的端口，而不是data_in和opt_data_in。

对于第二种情况，你可以留下你的模块签名在你的问题，里面做的所有的魔法：

module foo(clk, data_in, opt_data_in); 
    parameter bit USE_OPT_IN = 1; 

    input logic clk; 
    input logic data_in; 
    input logic opt_data_in; 

    typedef struct packed { 
    logic data_in;  
    logic opt_data_in; 
    } ram_entry_full_t; 

    typedef struct packed { 
    logic data_in;  
    } ram_entry_short_t; 

    if (USE_OPT_IN) begin 
    always_ff @(posedge clk) begin 
     ram_entry_full_t new_entry; 
     new_entry.data_in <= data_in; 
     new_entry.opt_data_in <= opt_data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 
    end 

    else begin 
    always_ff @(posedge clk) begin 
     ram_entry_short_t new_entry; 
     new_entry.data_in <= data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 
    end 

endmodule 

这样，它不可能用错误的参数来实例化模块，如果你不”如果你的模块已经在某个地方被使用，那么就会中断接口兼容性