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当调用vsim
命令时,如何让ModelSim自动使用顶级VHDL实体(或多个实体)?我正在编写运行VHDL仿真的通用脚本。如何使用ModelSim自动模拟顶级VHDL实体?
目前我做以下进行编译和仿真:
vcom design.vhd testbench.vhd
vsim -c -do "onElabError resume; run -all; exit" MY_TB
我怎样才能让这个自动的ModelSim仿真MY_TB
没有明确指定它。
自动使用顶层模块(S)可以使用Verilog:
vlog -writetoplevels my.tops design.v testbench.v
vsim -c -do "onElabError resume; run -all; exit" -f my.tops
为一个文件或多个文件提供脚本吗? –
如果您使用'vhdl -s filename.vhd'调用脚本,该脚本会模拟一个文件。它编译目录中的所有文件,如果你用'vhdl -m'调用它的话。海事组织,除非你想运行一组测试平台,否则一次模拟许多文件没什么意义。在这种情况下,我有另一个脚本来模拟所有名称以'_tb.vhd'结尾的VHDL文件。 – rick