如何管理VHDL测试台的复位信号？

Question

我应该运行一个非常简单的VHDL测试平台。 我的组件都有一个复位信号，使寄存器设置为0，其他组件正确初始化......但如果我只在第一个时钟周期重置所有组件中创建一个共同的信号，我怎么能告诉那个信号在第一个时钟周期后下降并且再也不会起来了？

我知道这是一个愚蠢的问题，但是，你会怎么办????????谢谢。

Answer 1

reset <= '1', '0' after 10 ns;