如何使用默认的模块，如M2_1 MUX或FD触发器赛灵思的Verilog？

Question

我能够在赛灵思示意像M2_1 MUX使用这些默认模块，FD触发器等

在verilo克我可以能够使用仅基本栅极像和，或，不是，xor等

但是我可以在verilog中使用这些内置的多路复用器（M2_1）或Flipflop（FD）吗？，因为如果我使用行为的代码，有可能是在大纲或Xilinx公司的某些情况下合成差。另外我想使用系统级设计。

请帮我解决这个问题。 我是否需要包含任何图书馆才能访问此内置门（内置门）？

请给我提供的示例代码。我想直接实例这些（多路复用器和RS触发器）的在的Verilog就像和，或等

Answer 1

是你可以用Verilog使用它们。 Xilinx提供了如何做到用户指南，它(example for 7 series here)

，我已经给链接提供FDCE触发器的例子如（第131页）用户指南：

// FDCE:Single Data Rate D Flip-Flop with Asynchronous Clear and 
// Clock Enable (posedge clk). 
// 7 Series 
// Xilinx HDL Libraries Guide, version 2012.2 
FDCE #(
    .INIT(1'b0) 
    // Initial value of register (1'b0 or 1'b1) 
) 
FDCE_inst 
(
    .Q(Q), 
    // 1-bit Data output 
    .C(C), 
    // 1-bit Clock input 
    .CE(CE), 
    // 1-bit Clock enable input 
    .CLR(CLR), 
    // 1-bit Asynchronous clear input 
    .D(D) 
    // 1-bit Data input 
); 
// End of FDCE_inst instantiation