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module InstructionRegister(ir_in,ir_out,ir_r_enable,ir_w_enable,clock);
input clock;
input [7:0] ir_in;
output reg [7:0] ir_out;
input ir_w_enable;
input ir_r_enable;
reg [7:0] insreg;
initial
begin
ir_out=8'b0;
end
always @(posedge clock)
begin
if(ir_w_enable)
insreg <= ir_in;
else if(ir_r_enable)
ir_out <= insreg;
end
endmodule
警告:由于恒定推动,FF /锁存器未连接在块(对于所有8位)赛灵思:通用合成警告
现在,我关注警告和最常见的解释是寄存器的值不变,但这里的值取决于可能会有所不同的输入......所以为什么这个警告呢?
你使用的是哪个版本? ISE或Vivado? – 2015-03-31 19:34:02
正试图只合成这个模块?警告可能在父模型中使用的上下文中。 – Greg 2015-03-31 19:40:17
我正在使用ISE。 – 2015-03-31 19:40:27