基于分数长度的Verilog显示寄存器值

Question

假设您有一个带符号的32位数字，分数长度为16位。也就是说，前16个MSB是整数部分，其余（16个LSB）是小数部分。在verilog中有一种方法来显示这个基数为10的数字，这使得读取小数更容易。

例如：

0000 0000 0000 0001 1000 0000 0000 0000应显示为1.5

我使用Xillinx。我在网上查找，但我还没有找到办法做到这一点。

Answer 1

使用$itor整数来转换为二进制模式（整数）。并使用2.0（一个真实的，不是2的整数）至（**）-16的功率，分数位的数目：

module tb; 
    initial begin 
    $display("%g",$itor(32'b01_1000000000000000) * 2.0**-16); 
    end 
endmodule 

在EDA Playground。