Verilog，FPGA，使用单位寄存器

Question

我有一个问题，关于我在工作的AGC/SPI控制器的奇怪行为。它在Verilog中完成，针对Xilinx Spartan 3e FPGA。控制器是依靠外部输入启动的FSM。 FSM的状态存储在state_reg中，未被明确初始化，因为我认为未初始化的寄存器将默认为零。当我实施控制器时，FSM不会运行。监测SPI总线我没有观察到任何活动。为了监控FSM，我将state_reg路由到一个输出总线，该输出总线连接到一个LED组。那是什么行分配data_out = state_reg正在做。我发现，当我这样做的时候，FSM的一个AGC/SPI控制器在SPI总线上正常工作。看起来发生了什么是state_reg初始化时处于未确定状态，因此FSM从不处于任何状态，因此不会运行。但是，通过将state_reg分配给输出，它将其初始化为，正如我预料的那样从一开始。所以我的问题是，未初始化的寄存器应该假设值为0吗？通过将一个未初始化的寄存器分配给输出，是否强制它假设为零？或者是我不明白的其他事情呢？以下是我的代码。我已经评论了* state_reg **分配给输出线[7：0] data_out的相关部分。我知道这是一个长期的问题，但我的“M真的想了解我应该期待什么类型的行为由于

module agc_control 
     (
      input wire [7:0] agc_data, 
      input wire clk, 
      input wire agc_start, 
      input wire AMP_DO, 
      output reg MOSI, 
      output reg SCK, 
      output reg CS_AMP, 
      output wire inhibit_ADC, 
      output wire [7:0] data_out 
     ); 

     //signals 
     reg [4:0] state_reg, 
     reg [2: 

0] ampclkreg; 
    reg ampclk; 
    reg [7:0] agc_data_reg; 
    reg agc_running; 
    reg [7:0] data_out_reg; 
    wire agc_done; 




    //ampclk generation 
    always @(posedge clk) 
     begin 
      ampclkreg = ampclkreg + 1; 
      if (ampclkreg == 3) 
       begin 
        ampclkreg = 0; 
        ampclk = ~ampclk; 
       end 
     end 

    always @(posedge clk) 
     begin 
      if(agc_start == 1) 
       begin 
        agc_running = 1'b1; 
        agc_data_reg = agc_data; 
       end 
      if(agc_done == 1) 
       begin 
        agc_running = 1'b0; 
       end 
     end 



    //FSM 
    always @(posedge ampclk) 
     begin 
      if (agc_running == 0) 
       begin 
        SCK = 0; 
        state_reg = 0; 
        CS_AMP = 1; 
       end 
      if (agc_running == 1) 
       begin 
        case (state_reg) 
         0: begin 
           CS_AMP = 1; 
           SCK = 0; 
           state_reg = 1; 
          end 
         1: begin 
           CS_AMP = 0; 
           MOSI = agc_data_reg[7]; 
           state_reg = 2; 
          end 
         2: begin 
           SCK = 1; 
           state_reg = 3; 
          end 
         3: begin 
           SCK = 0; 
           MOSI = agc_data_reg[6]; 
           state_reg = 4; 
          end 
         4: begin 
           SCK = 1; 
           state_reg = 5; 
          end 
         5: begin 
           SCK = 0; 
           MOSI = agc_data_reg[5]; 
           state_reg = 6; 
          end 
         6: begin 
           SCK = 1; 
           state_reg = 7; 
          end 
         7: begin 
           SCK = 0; 
           MOSI = agc_data_reg[4]; 
           state_reg = 8; 
          end 
         8: begin 
           SCK = 1; 
           state_reg = 9; 
          end 
         9: begin 
           SCK = 0; 
           MOSI = agc_data_reg[3]; 
           state_reg = 10; 
          end 
         10:begin 
           SCK = 1; 
           state_reg = 11; 
          end 
         11:begin 
           SCK = 0; 
           MOSI = agc_data_reg[2]; 
           state_reg = 12; 
          end 
         12:begin 
           SCK = 1; 
           state_reg = 13; 
          end 
         13:begin 
           SCK = 0; 
           MOSI = agc_data_reg[1]; 
           state_reg = 14; 
          end 
         14:begin 
           SCK = 1; 
           state_reg = 15; 
          end 
         15:begin 
           SCK = 0; 
           MOSI = agc_data_reg[0]; 
           state_reg = 16; 
          end 
         16:begin 
           SCK = 1; 
           state_reg = 17; 
          end 
         17:begin 
           CS_AMP = 1; 
           state_reg = 18; 
          end 
         18:begin 
           SCK = 0; 
           state_reg = 19; 
          end 
         19:begin 
           state_reg = 19; 
          end 
        default: state_reg = 19; 
       endcase 
      end 
     end 

    //retrieve previous vlaues 
    always @(posedge clk) 
    begin 
     case(state_reg) 
      2: begin 
        if (ampclkreg == 2)    
         data_out_reg[7] = AMP_DO; 
       end 
      4: begin 
        if (ampclkreg == 2) 
         data_out_reg[6] = AMP_DO; 
       end 
      6: begin 
        if (ampclkreg == 2) 
         data_out_reg[5] = AMP_DO; 
       end 
      8: begin 
        if (ampclkreg == 2) 
         data_out_reg[4] = AMP_DO; 
       end 
      10:begin 
        if (ampclkreg == 2) 
         data_out_reg[3] = AMP_DO; 
       end 
      12:begin 
        if (ampclkreg == 2) 
         data_out_reg[2] = AMP_DO; 
       end 
      14:begin 
        if (ampclkreg == 2) 
         data_out_reg[1] = AMP_DO; 
       end 
      16:begin 
        if (ampclkreg == 2) 
         data_out_reg[0] = AMP_DO; 
       end 

     endcase 
    end 


    //output wire [7:0] data_out--to top module to drive 7 LEDs and display state_reg 
    assign data_out = state_reg; 

    assign agc_done = (state_reg == 19); 
    assign inhibit_ADC = (agc_running == 1); 


    endmodule 

Answer 1

我在FPGA中的情况下回答（我与赛灵思FPGA最有经验）;我不同意Tim的答案。

当FPGA进行编程和初始化，许多内部资源被初始化到已知状态。这包括所有触发器和块RAM。通过在整个设计中加入毯复位逻辑，你可能使它比它需要显着更复杂，如果你可以指望内部元件初始化。转向已知的状态。高扇出重置网络可以让你的设计的实现对于路由器来说更加困难，并且将你的设计映射到切片中也会因你选择的重置 - 特别是异步重置而变得复杂。

我的建议：你的寄存器

• 使用初始化值。请仔细检查您使用的版本的Xilinx XST文档以获取支持的语法。与广泛持有的观点相反，在大多数情况下，初始化值将得到遵守。这样做的副作用是，芯片的初始状态将与您的仿真的初始状态相匹配。
• 只复位必要的控制信号并保留数据路径寄存器，以允许更高效的映射（例如，将流水线移入移位寄存器）。

Answer 2

所以我的问题是，未初始化寄存器应该为0的 价值？

否，他们假设x。对于综合，您必须重置，因为它们可能会保留任何值。我没有FPGA经验，但Nathan Farrington建议他们也重置/初始化。

对于FPGA执行以下操作应该是足够了：

reg [4:0] state_reg = 'b0, 

合成我建议这样做复位子句中。

always @(posedge clk or negedge reset) begin 
    if (!reset) begin 
    state_reg <= 'b0 ; 
    end 
    else begin 
    .. 
    end 
end