FPGA中使用的内置加法器

Question

当我们编写加法器C = A + B的代码时，IST使用哪些加法器在FPGA中实现。我们能否以比这更快的速度构建加法器，以便通过减小面积来减少延迟。

Answer 1

对于大多数情况下，您无法击败FPGA中的专用加法器资源。它们具有增强的进位逻辑，其速度明显快于可在可配置结构中创建的速度。在某些情况下，如果切换到对延迟不敏感的体系结构（如使用带符号数字系统将多个值一起添加），则可能会比硬件加法器支持做得更好。尽管如此，只用两个术语做这件事的开销仍然会比较慢。