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    在Icarus Verilog中调试组合逻辑循环

    我正在使用Icarus verilog来模拟相当复杂的设计。我发现，在一些极少数情况下，我的模拟会“卡住”，即时钟不再勾选，也没有任何信号出现变化。我怀疑这是因为我的设计中有一个组合逻辑循环。这个问题当然是，我不知道在哪里。 有没有一个系统的方法调试呢？我只是盯着代码，但我无法取得任何进展。任何建议，我可以尝试的东西非常感谢。
    verilog icarus 2012-05-10

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    意外的高阻抗状态

    我遇到了模块输出端口出现意外高阻抗状态的问题。实例化其他模块的模块的代码如下： `timescale 1ns/1ps module column( input wire clk, input wire reset, input wire trigger, input wire [7:0] latency ); localparam AMOUN
    module verilog instantiation icarus 2016-11-17

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    在verilog中实现PIPO

    我期待在verilog HDL中实现32位并行并行输出。这是我写的代码... module pipo(input_seq, answer,reset, clock); input [31:0] input_seq; input reset,clock; output [31:0] answer; always @ (reset) begin
    verilog icarus 2013-08-17

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    我该如何说服iverilog vpi是系统功能而不是任务

    我正在尝试在iverilog中使用vpi函数，该函数在调用它之后会将值返回到verilog测试台。它编译好，但我运行时返回以下内容 Error: $flash_dat() is a system task, it cannot be called as a function. 我已经把代码的相关部分放在下面。我将不胜感激，如果我可以得到一个例子，包括编译和运行过程中使用的vpi函数返回一个值在
    verilog icarus 2012-12-12

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    简单的Verilog VPI模块打开音频文件

    我想编写一个VPI/PLI接口，它将打开音频文件（即wav，aiff等） 并将数据呈现给Verilog仿真器。目前我正在使用Icarus，并希望 使用libsndfile来处理输入文件格式和数据类型转换。 我不太清楚在C代码中使用什么...已经看过IEEE 1364-2001，仍然 混淆我应该使用哪些函数。 理想情况下，我想有一个数据端口（串行或并行），时钟输入 和启动/停止引脚的verilog模
    audio signal-processing verilog libsndfile icarus 2011-06-16

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    Icarus产生与筒仓不同的结果

    当试图编译和模拟Verilog模块和激励时，我收到了一些奇怪的结果。如果我在筒仓中模拟它，则代码按预期运行。如果我在Icarus（iverlog和vvp）中模拟它，时间不同于筒仓（从0开始而不是200，我不关心筒仓有235 - > 255，而伊卡洛斯有235 - > 265）。 Silos重复功能按我的预期工作，但使用Icarus时，我似乎无法弄清楚他们是如何得到这个结果的。另外，将重复R2GDE
    verilog fpga xilinx hdl icarus 2013-11-28

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    icarus（iverilog编译器）的SystemVerilog支持

    我在Mac上使用iverilog，并且编译包含always_ff和always_comb块的代码时出现问题。 ModelSim编译这些代码没有任何问题。是否可以配置iverilog以支持always_ff和always_comb块，或者它们只是不受编译器支持？ 在此先感谢！
    verilog hardware system-verilog iverilog icarus 2017-04-24

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    如何使用Verilog任务将值输出到寄存器？

    我对Verilog任务的理解是，它们像子例程一样工作，并能够接受输入和输出参数。使用$display，我可以一路窥探我的寄存器变量的值。出于某种原因，我的输出寄存器似乎不会覆盖参数。这里有一个例子： `timescale 1 ps/1 ps `default_nettype none module testbench; reg clk; reg data_reg = 8'h00; a
    verilog icarus 2011-09-30

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    无法在iverilog中编译unisim代码

    我一直在尝试使用icarus verilog从xilinx提供的unisim库中编译ICAP_SPARTAN6.v。 我得到下面的编译错误： /opt/Xilinx/14.3/ISE_DS/ISE/verilog/src/unisims/ICAP_SPARTAN6.v:79: syntax error /opt/Xilinx/14.3/ISE_DS/ISE/verilog/src/unisims
    verilog xilinx icarus 2012-11-08

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    使用gEDA和iVerilog的Verilog测试台代码

    我的任务是编码一个简单的2至4解码器，然后显示可能的结果和波形。 我将gEDA套件与Icarus Verilog（iVerilog）一起用作编译器，并将GTKWave用于波形。 这是我第一次使用Verilog编写代码或使用gEDA套件。从谷歌搜索它看起来我需要遵循此设计流程： 想想你想要实现的设计。在我的情况下，解码器 以VHDL/Verilog实现设计。 以VHDL/Verilog实现测试平台。
    verilog hdl icarus 2014-11-25
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