输入端口声明格式

Question

我发现了一个verilog I2S模块，我试图理解它。

的模块开始与delaration parameter AUDIO_DW = 32 再往如下：

input [AUDIO_DW-1:0] left_chan, 
input [AUDIO_DW-1:0] right_chan 

然后

reg [AUDIO_DW-1:0]  bit_cnt; 
reg [AUDIO_DW-1:0]  left; 
reg [AUDIO_DW-1:0]  right; 

我仍然在学习Verilog和我的文字，以及在线教程不建议使用此端口声明格式。

Answer 1

这是一辆公共汽车。参数只是被取代的所以这等于说是这样的：。

input [31:0] left_chan, 
input [31:0] right_chan 

reg [31:0]  bit_cnt; 
reg [31:0]  left; 
reg [31:0]  right; 

也就是说，你声明了两个32位输入总线，和3个32位寄存器。

请注意，当实例化模块时，可以使用defparam覆盖参数值。