Quartus II是否支持line.all？

Question

我在编译时实现了一些VHDL代码来导出FSM状态编码，可以通过Xilinx ChipScope读回。该功能经Xilinx ISE 14.7，iSim 14.7和Mentor Graphic的QuestaSim 10.2c测试。对于Altera FPGA，我的设计也可以通过替代顶层来合成，但Quartus II似乎在return line.all;上有问题。

的Quartus II（14.0）的错误消息：

• 错误（10351）：在sata_PhysicalLayer.vhdl VHDL子程序体错误（504）：函数 “dbg_GenerateEncodings” 并不总是返回一个值
• 错误（10346）：debug.vhdl（47）处的VHDL错误：正式端口或参数“编码”必须具有实际值或默认值
• 错误（10657）：sata_PhysicalLayer.vhdl（514）处的VHDL子程序错误：未能详细说明调用子程序“dbg_ExportEncoding”

在下面，我将描述我的代码。

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VHDL代码

该设计使用3个功能导出的FSM状态编码：

1. 编码当前本地FSM状态为二进制值 - > dbg_EncodeState
   （的结果此函数连接到ILA端口）
2. 将本地FSM的所有状态转换为以分号分隔的字符串 - > dbg_GenerateEncodings
3. 格式此字符串和写入它的元件成记号的文件 - > dbg_ExportEncoding
   （该功能位于一个包中）

FSM声明：

TYPE T_STATE IS (
    ST_HOST_RESET, 
    ST_HOST_SEND_COMRESET, 
    ST_HOST_SEND_COMRESET_WAIT, 
    [...] 
    ST_HOST_SEND_ALIGN, 
    ST_HOST_TIMEOUT, 
    ST_HOST_LINK_OK 
); 

-- OOB-Statemachine 
SIGNAL State     : T_STATE  := ST_HOST_RESET; 
SIGNAL NextState    : T_STATE; 

本地函数 - 每个实体功能：

function dbg_EncodeState(st : T_STATE) return STD_LOGIC_VECTOR is 
begin 
    return to_slv(T_STATE'pos(st), log2ceilnz(T_STATE'pos(T_STATE'high) + 1)); 
end function; 

function dbg_GenerateEncodings return string is 
    variable l : STD.TextIO.line; 
begin 
    for i in T_STATE loop 
     STD.TextIO.write(l, str_replace(T_STATE'image(i), "st_host_", "")); 
     STD.TextIO.write(l, ';'); 
    end loop; 
    return l.all; 
end function; 

全局函数 - 在debug.pkg中定义。VHDL：

impure function dbg_ExportEncoding(Name : STRING; encodings : string; tokenFileName : STRING) return BOOLEAN is 
    file  tokenFile : TEXT open WRITE_MODE is tokenFileName; 

    variable cnt, base : integer; 
    variable l : line; 
begin 
    report "Exporting encoding of '" & Name & "' to '" & tokenFileName & "'..." severity note; 
    report "dbg_ExportEncoding: '" & encodings & "'" severity note; 

    -- write file header 
    write(l, "# Encoding file for '" & Name & "'"); writeline(tokenFile, l); 
    write(l, "#");         writeline(tokenFile, l); 
    write(l, "# ChipScope Token File Version");  writeline(tokenFile, l); 
    write(l, "@FILE_VERSION=1.0.0");    writeline(tokenFile, l); 
    write(l, "#");         writeline(tokenFile, l); 
    write(l, "# Default token value");    writeline(tokenFile, l); 
    write(l, "@DEFAULT_TOKEN=");     writeline(tokenFile, l); 
    write(l, "#");         writeline(tokenFile, l); 

    -- write state entires 
    cnt := 0; 
    base := encodings'left; 
    for i in encodings'range loop 
     if encodings(i) = ';' then 
      -- Leave the str_trim call in! 
      -- Otherwise, the new parser of ISE 14.7 fails to slice properly. 
      write(l, str_trim(encodings(base to i-1))); 
      write(l, character'('=')); 
      write(l, raw_format_nat_hex(cnt)); 
      writeline(tokenFile, l); 
      cnt := cnt + 1; 
      base := i+1; 
     end if; 
    end loop; 

    file_close(tokenFile); 
    return true; 
end function; 

代码的最后部分是在实体，它调用导出函数的伪常数：

CONSTANT test : boolean := dbg_ExportEncoding("OOBControl (Host)", dbg_GenerateEncodings, MY_PROJECT_DIR & "CSP/FSM_OOB_Host.tok"); 

用于辅助的功能：

• log2ceilnz（ x）计算所需的位以二进制编码x符号
• to_slv转换前夕进入std_logic_vector;在这种情况下，整数SLV
• str_replace函数由一个字符串
• str_trim从str'low返回字符串到NUL
• raw_format_nat_hex的第一次出现替换的字符串格式的自然到一个十六进制字符串

附加说明：
所有vhdl文件都标记为VHDL-2008。

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我的问题：

1. 已经与一的Quartus环境line.all人的经验？
2. 是否有解决方法？
3. 有没有更好的解决方案来实现导出任务，而不使用恒定长度的字符串？

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解决方法：

我包裹着我的功能dbg_GenerateEncodings在生成声明：

genXilinx : if (VENDOR = VENDOR_XILINX) generate 
    function dbg_GenerateEncodings return string is 
    [...] 

    constant test : boolean := dbg_ExportEncoding("OOBControl (Host)", dbg_GenerateEncodings, MY_PROJECT_DIR & "CSP/FSM_OOB_Host.tok"); 
begin 
end generate; 

相较于XST中，Quartus不检查生成块内的功能。

Answer 1

见Quartus II VHDL Support，第14节预定义的语言环境，表项14.3，构建TEXTIO，最右边的列VHDL 1993年支持：

支持。文件I/O不能被合成;因此，调用TEXTIO 函数将被忽略。

如果您不能使用TEXTIO进行综合，您可以想象一个指向行缓冲区的指针可能也没有任何用处。

存在如何从FPGA写入FILE的问题。不需要知道主机操作系统或指定物理接口。

您可以通过在指令中翻译和翻译不支持的结构来合成设计的其余部分。请参阅VHDL Synthesis Attributes and Directives。