以verilog连接输入

Question

在我的模块中，我输入两个8位数据。

mymodule(input clk, input [7:0] AS_1,input [7:0] AS_2, output [7:0] AS) 

现在我想创建一个容器，将保持两个输入，我的意思是我想要加入他们在一个单一的。我想要做这样的事情：

reg [15:0] JOIN = AS_1 and AS_2 ---> all their bits should be arranged in a single container 

但我不知道它是否应该是一个reg型或丝或别的东西，因为我需要进行其他操作与JOIN

任何帮助，建议或建议将高度赞赏！

Answer 1

它可以是已注册或线，你将它们分配略有不同，但结果是一样的：

wire [15:0] join; 
assign join = {AS_1, AS_2}; //concatenation operator 

或：

reg [15:0] join; 
always @* begin 
    join = {AS_1, AS_2}; 
end 

在这两种情况下，你可以使用join的值完全一样。