我想在Altera Quartus中使用Verilog预处理器宏,要求使用变量名称内的参数值。Verilog预处理器字符串连接
例子:
`define INCREMENT_COUNTER(parsername) \
__parsername_counter <= __parsername_counter + 4'h1;
因此,使用`INCREMENT_COUNTER(p1)
应该给
__p1_counter <= __p1_counter + 4'h1;
但是分析插件不正确的更换,并返回
__parsername_counter <= __parsername_counter + 4'h1;
我一直在使用
012也尝试哪个也不起作用。 任何帮助,将不胜感激。
您还需要声明新的'reg'和你需要的地方使用它了。这些都需要成为你宏观的一部分。 – toolic 2014-10-09 23:38:27