VHDL中的<= a + 1是一个很好的练习吗？

Question

如果我在VHDL过程中编写语句来指定a是+1，那么这是一个好习惯吗？

我对此感到困惑，因为模拟器工作正常，但是当我尝试在FPGA中实现时，综合工具会抱怨创建锁存器。

这是什么意思？

Answer 1

你应该只在一个钟控过程中做这样的陈述。如果你想合成它，建议进行额外的初始化（重置）。可能如下：

process(clk, reset) 
begin 
    if reset='1' then 
     a <= 0; 
    elsif rising_edge(clk) then 
     a <= a + 1; 
    end if; 
end process; 

Answer 2

在钟控程序中，这很好。其他地方，可能不是。

Answer 3

做一个时钟的过程，这很好。它的意思是“的a下一个值应该是a +1当前值”

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如果你做到这一点作为一个连续的分配（任何过程之外的），什么你说的是“是总是得到+ 1分配给它“这是一个自我参考循环！

如果包括a在启动过程中的灵敏度名单，你会得到同样的效果

process (en, a) 
begin 
    if en = '1' then 
     a <= a + 1; 
    end if; 
end process; 

（你可以用这种形式来创建透明锁存器：

process (en, insig) 
begin 
    if en = '1' then 
     a <= insig; 
    end if; 
end process; 

）

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如果你在非时钟进程中执行它，它是不敏感a：

process (en) 
begin 
    if en = '1' then 
     a <= a + 1; 
    end if; 
end process; 

您将创建一个正边沿触发锁存器，如a需要不断的变化en之间的值。实际上，en成为d型触发器的时钟。