Verilog 4位乘法器？

Question

我有关于如何创建一个测试模块以下Verilog代码的问题：

module Multiplier_4bit(output [8:0] y, input [3:0] i1, input [3:0] i2); 
assign y=i1*i2; 
endmodule 

我想下面的测试模块：

module M4_Tester 
reg [3:0] i1; 
reg [3:0] i2; 
wire [9:0] y; 
initial begin 
i1=5; 
i2=3; 
$finish(); 
Multiplier_4bit device1(
    .out(y), 
    .in0(i1), 
    .in1(i2) 
); 

endmodule 

请纠正我，如果我错了对于英语不好，对不起，因为我不是母语的人。 在此先感谢。

Answer 1

1. 你不能实例化一个模块内的开始块（把乘数某处你initial begin块之外。

2. 您没有相应end其关闭initial begin块。

3. 你仿真将立即终止，因为在设置值和$finish之间没有延迟。在模拟结束之前放置一些标称时间延迟#10 $finish()。

下一次请在询问之前澄清一下您的问题，并发布您收到的实际错误消息。