绘制VHDL框图的程序？

Question

有没有免费的程序可以解析VHDL文件的集合并从中构建一个框图？

编辑 我正在寻找更多的计划，将建立一个框图图像与层次结构的文档一起去，类似的方式建立的javadoc类图解析文档进行了一系列的后类。

Answer 1

反正没有什么开源的。后来，我寻找了一些与Verilog设计相似的东西，但没有成功。

Answer 2

Altera的Quartus可以编译VHDL并为您提供表示VHDL信号的顶层原理图模块。与Xilinx ISE同上。它不是开源软件，但是它可以免费下载和使用。

Answer 3

Mentor's HDL designer是为此目的，但它不是免费的，虽然你可能会得到一个打折的学生版本。

正如发现Quartus有一个RTL查看器一样，但它生成的图表的质量相当差 - 您不能真正将它们用于文档。它们对于捕捉合成bug非常有用。

Answer 4

Synplify Pro和Synplify Premier有一个RTL查看器，是我所见过的首选程序。我还在Xilinx ISE，Altera的Quartus和Mentor的HDL设计人员中看到过RTL查看器。