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我有VHDL实现可以在板上工作，它检测到序列01110，并且会产生一个2个时钟计数的标志。它还检测重叠序列，以及011101110将两次提升标志。VHDL状态机测试台 - 在机器上工作，但不能在模拟机上工作
我检查了我的实施与板上的逻辑分析仪，我相当有信心，它的工作原理。我在电路板上以10 kHz的频率重复序列0111，它有一个100 MHz的时钟，我用预分频器将它的频率调整到10 kHz。
我的问题是，尝试使用模拟重新建立一个类似的情景时，我没有得到任何输出，从逻辑分析仪预计
图片由董事会从试验台
图片 
试验台代号
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity test_FSM_prac4 is
-- Port ();
end test_FSM_prac4;
architecture Behavioral of test_FSM_prac4 is
component FSM_prac4 is
port (
inputSignal : in STD_LOGIC;
pushButton : in STD_LOGIC;
clk100mhz : in STD_LOGIC;
logic_analyzer : out STD_LOGIC_VECTOR (7 downto 0);
LEDs: out STD_LOGIC
); end component;
signal inputSignal : std_logic := '0';
signal pushButton: std_logic := '0';
signal clk100mhz: std_logic := '0';
signal logic_analyzer: std_logic_vector(7 downto 0);
signal LEDs : std_logic;
begin
uut : FSM_prac4 port map(
inputSignal => inputSignal,
pushButton => pushButton,
clk100mhz => clk100mhz,
logic_analyzer => logic_analyzer,
LEDs => LEDs
);
--generate clock 100mhz
clock_tic: process begin
loop
clk100mhz <= '0';
wait for 5ns;
clk100mhz <= '1';
wait for 5ns;
end loop;
end process;
input_changes: process begin
loop
inputSignal <= '0';
wait for 100us;
inputSignal <= '1';
wait for 100us;
inputSignal <= '1';
wait for 100us;
inputSignal <= '1';
wait for 100us;
end loop;
end process;
end Behavioral;
要显示地图平逻辑分析仪
logic_analyzer(0) <= masterReset;
logic_analyzer(1) <= newClock -- 10Khz Clock;
logic_analyzer(2) <= outputZ;
--FSM States
logic_analyzer(3) <= '1' when y = A ELSE '0';
logic_analyzer(4) <= '1' when y = B ELSE '0';
logic_analyzer(5) <= '1' when y = C ELSE '0';
logic_analyzer(6) <= '1' when y = D ELSE '0';
logic_analyzer(7) <= '1' when y = E ELSE '0';
如果有人可以直接向我在做什么错在测试平台上，以及如何复制得到类似的结果作为第一个图像，因为它表明，在模拟中，它始终保持在国家一并且新时钟不翻转意味着clk100mhz在某种程度上没有连接，但我无法弄清楚原因。
任何帮助是极大的赞赏，感谢你们
编辑：
我写了一个简单的程序来测试我的标时钟
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity scaler_clk is
Port (
pushButton : in std_logic;
indicator : out std_logic;
clk100mhz : in STD_LOGIC;
clk10khz: out STD_LOGIC
);
end scaler_clk;
architecture Behavioral of scaler_clk is
signal clockScalers : std_logic_vector (12 downto 0):= (others => '0') ;
signal prescaler: std_logic_vector(12 downto 0) := "1001110001000";
signal newClock: std_logic := '0';
signal masterReset : std_logic;
begin
clk10khz <= newClock;
masterReset <= pushButton;
process (clk100mhz,masterReset) begin
if(masterReset <= '1') then <--- error occurs here
clockScalers <= "0000000000000";
newClock <= '0';
indicator <= '1';
elsif (clk100mhz'event and clk100mhz = '1')then
indicator <= '0';
clockScalers <= clockScalers + 1;
if(clockScalers > prescaler) then
newClock <= not newClock;
clockScalers <= (others => '0');
end if;
end if;
end process;
end Behavioral;
测试台代码
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity test_scaler_clk is
-- Port ();
end test_scaler_clk;
architecture Behavioral of test_scaler_clk is
component scaler_clk Port (
pushButton : in std_logic;
indicator : out std_logic;
--input clock
clk100mhz : in STD_LOGIC;
clk10khz: out STD_LOGIC
);end component;
signal clk100mhz: std_logic := '0';
signal clk10khz : std_logic;
signal pushButton: std_logic;
signal indicator : std_logic;
begin
uut: scaler_clk port map(
pushButton => pushButton,
indicator => indicator,
clk100mhz => clk100mhz,
clk10khz => clk10khz
);
pushButton <= '0';
clock_tic: process begin
loop
clk100mhz <= '0';
wait for 5ns;
clk100mhz <= '1';
wait for 5ns;
end loop;
end process;
end Behavioral;
即使虽然我将pushButton设置为'0'，但它仍然触发masterReset，任何人都知道为什么，这就是为什么10 kHz时钟不工作
明显的不同：日志显示时钟和刺激的速度相同，但在结核病中它们的速率不同。现在我们不知道组件的内部，因此我们无法进一步追踪这种差异。 –
是的，在板上我有一个100MHz的输入时钟，我把它缩小到10khz的输出，然后反映在逻辑分析仪（1）上，我使用10khz时钟作为我的fsm –
我试图模拟相同的事情在测试台上通过产生100mhz时钟。它应该显示在TB上的逻辑分析仪（1）上一个10khz时钟，但它没有显示。我想知道是因为我的synthex还是我错过了一些东西 –