如何为此编写代码？

Question

在Verilog HDL中描述了一个能够产生大约3Hz的时钟频率f 0的硬件。通过将此时钟连接到LED LD7来验证您的方法。 我尝试了很多，但无法获得正确的输出。

设备：-Basys2 Spartan3e

Answer 1

我会给步骤（而不是代码）创建一个时钟分频器是什么您这里需要。

1. 假设你的时钟频率为f。创建一个计数从1到f/2的计数器。
2. 说你新的分时钟名称是clk_new。将此clk_new初始化为零。
3. 每当计数器值达到其最大值（即f/2）时，切换clk_new。 你可以通过clk_new =〜clk_new来做到这一点; 也将计数器重置为零，并让它再次开始计数。

编写代码，如果它不工作，发布在这里。我们可以帮助。