在Verilog中导入数据

我想用我的逻辑分析器使用Verilog导入数据。在Verilog中导入数据

我不知道什么是将它导入我的测试平台，我可以测试我准备好的模块的最佳方式是什么？

另一个问题是，如果我应该从逻辑分析器中输出它的Binary，Csv或Vdc类型？

谢谢你的帮助！

2017-04-20 surfer113

Verilog允许使用文件进行操作。因此，如果您在逻辑分析器中使用verilog，则可以将所需的数据写入文件，然后在测试台中读取文件。 – Roman

我想显示在Vivado仿真器中使用逻辑分析仪捕获的信号。 – surfer113

你需要解释你想如何使用捕获的数据作为刺激。每个引脚的时序是严格的，还是只是采样数据在时钟边沿？数据是否代表对您的模块（包括时钟）的完整激励，还是只有一个接口进入您的DUT？ –

Vivado具有内置功能，以zip格式保存ChipScope转储。

当您手动提取该zip文件时，您将获得包含所有信号值的CSV文件。

根据您的使用情况进行修改，使用文件管理系统调用在Verilog中读取！

write_hw_ila_data my_hw_ila_data_file.zip [upload_hw_ila_data hw_ila_1]

我在说这个命令生成的zip文件。

使用此命令生成的压缩文件，write_hw_ila_data my_hw_ila_data_file.zip [upload_hw_ila_data hw_ila_1]
提取zip文件，看到waveform.csv
转换成XLSX看和做任何改变，如果需要
再次转换为csv，并使用文件操作在测试平台中打开。

注意：删除信号名称，并提取所有向量。相应地在测试台中分配。

2017-04-21 01:27:16

我不想保存任何东西，除了我用逻辑分析器捕获的输入信号并将其用作我的测试平台！ – surfer113

要导入，您必须先保存它。以该zip文件的形式，其中包含CSV文件。您可以在Verilog测试平台上打开！ –

啊哈，你能帮我一点更具体的指示如何做到这一点？ – surfer113

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